הערות שחרור IP של Intel Interlaken מהדור השני של FPGA
הערות פרסום של Interlaken (דור שני) של Intel® FPGA IP
אם הערת שחרור אינה זמינה עבור גרסת ליבת IP ספציפית, בליבת ה-IP אין שינויים בגרסה זו. למידע על מהדורות עדכוני IP עד גרסה 18.1, עיין ב-Intel Quartus Prime Design Suite Update Notes. גרסאות Intel® FPGA IP תואמות לגרסאות התוכנה Intel Quartus® Prime Design Suite עד v19.1. החל מגרסה 19.2 של תוכנת Intel Quartus Prime Design Suite, ל-Intel FPGA IP יש ערכת גרסאות חדשה. מספר גרסת Intel FPGA IP (XYZ) יכול להשתנות עם כל גרסת תוכנת Intel Quartus Prime. שינוי ב:
- X מציין עדכון גדול של ה-IP. אם אתה מעדכן את תוכנת Intel Quartus Prime, עליך ליצור מחדש את ה-IP.
- Y מציין שה-IP כולל תכונות חדשות. צור מחדש את ה-IP שלך כדי לכלול את התכונות החדשות הללו.
- Z מציין שה-IP כולל שינויים קלים. צור מחדש את ה-IP שלך כדי לכלול את השינויים האלה.
- הערות עדכון לעדכון Intel Quartus Prime Design Suite
- מדריך למשתמש של Interlaken (דור שני) Intel FPGA IP
- Errata עבור Interlaken (דור שני) Intel FPGA IP במאגר הידע
- Interlaken (דור שני) Intel Stratix 2 FPGA IP Design Exampהמדריך למשתמש
- Interlaken (דור שני) Intel Agilex FPGA IP Design Exampהמדריך למשתמש
- היכרות עם Intel FPGA IP Cores
Interlaken (דור שני) Intel FPGA IP v2
טבלה 1. v20.0.0 2020.10.05
| גרסת Intel Quartus Prime | תֵאוּר | פְּגִיעָה |
|
20.3 |
נוספה תמיכה בקצב נתונים של 25.78125 Gbps. | — |
| שינה את התמיכה בקצבי הנתונים מ-25.3 Gbps ל-25.28 Gbps ו-25.8 Gbps ל-25.78125 Gbps. |
— |
תאגיד אינטל. כל הזכויות שמורות. Intel, הלוגו של Intel וסימני Intel אחרים הם סימנים מסחריים של Intel Corporation או של חברות הבת שלה. אינטל מתחייבת לביצועים של מוצרי ה-FPGA והמוליכים למחצה שלה למפרטים הנוכחיים בהתאם לאחריות הסטנדרטית של אינטל, אך שומרת לעצמה את הזכות לבצע שינויים בכל מוצר ושירות בכל עת ללא הודעה מוקדמת. אינטל אינה נושאת באחריות או חבות הנובעת מהיישום או השימוש בכל מידע, מוצר או שירות המתוארים כאן, למעט כפי שהוסכם במפורש בכתב על ידי אינטל. ללקוחות אינטל מומלץ להשיג את הגרסה העדכנית ביותר של מפרטי המכשיר לפני הסתמכות על מידע שפורסם ולפני ביצוע הזמנות של מוצרים או שירותים.
ניתן לתבוע שמות ומותגים אחרים כרכושם של אחרים.
Interlaken (דור שני) Intel FPGA IP v2
טבלה 2. v19.3.0 2020.06.22
| גרסת Intel Quartus Prime | תֵאוּר | פְּגִיעָה |
|
19.3.0 |
ה-IP תומך כעת בתכונת מבט הצידה של Interlaken. | — |
| נוסף חדש הפעל את מצב מבט הצידה של Interlaken פרמטר בעורך פרמטרי IP. | אתה יכול להגדיר את ה-IP במצב מבט הצידה של Interlaken. | |
| בחירת מצב העברה הפרמטר מוסר מהגרסה הנוכחית של תוכנת Intel Quartus Prime. |
— |
|
| נוספה תמיכה בקצב נתונים של 12.5 Gbps עבור מספר מסלולים 10 בווריאציות ליבת IP של H-tile ו-E-tile (מצב NRZ). |
— |
|
| הסירו את האותות הבאים מה-IP:
• rx_pma_data • tx_pma_data • itx_hungry • itx_hungry |
— |
|
| נוספו האותות החדשים הבאים:
• sop_cntr_inc1 • eop_cntr_inc1 • rx_xcoder_uncor_feccw • itx_ch0_xon • irx_ch0_xon • itx_ch1_xon • irx_ch1_xon • itx_valid • irx_valid • itx_idle • irx_idle • itx_ctrl • itx_credit • irx_credit |
— |
|
| הוסרו שני הקיזוזים הבאים ממפת הרישום:
• 16'40- TX_READY_XCVR • 16'h41- RX_READY_XCVR |
— |
|
| בדיקת חומרה של העיצוב למשלample זמין כעת עבור התקני Intel Agilex™. | אתה יכול לבדוק את העיצוב למשלampערכת פיתוח מסדרת Transceiver-SoC של Intel Agilex F. | |
| אתה יכול לשנות את קצב הנתונים ואת תדר השעון הייחוס של מקלט המשדר לערכים מעט שונים עבור מופע ה-IP של Interlaken (דור שני) המכוון למכשיר Intel Stratix® 2 H-tile או E-tile. עיין ב-KDB זה למידע כיצד לשנות את קצב הנתונים. |
אתה יכול להתאים אישית את קצבי הנתונים בהתאם לאריחים. |
Interlaken (דור שני) Intel FPGA IP v2
טבלה 3. v19.2.1 2019.09.27
| גרסת Intel Quartus Prime | תֵאוּר | פְּגִיעָה |
|
19.3 |
מהדורה ציבורית עבור מכשירי Intel Agilex עם מקלטי משדר E-tile. | — |
| השם של Interlaken (דור שני) Intel Stratix 2 FPGA IP שונה ל-Interlaken (דור שני) Intel FPGA IP |
— |
Interlaken (דור שני) Intel Stratix 2 FPGA IP v10 Update 18.1
טבלה 4. עדכון גרסה 18.1 1 2019.03.15
| תֵאוּר | פְּגִיעָה |
| נוספה תמיכה במצב ריבוי מקטעים. | — |
| נוסף מספר פלחים פָּרָמֶטֶר. | — |
| • נוספה תמיכה בשילובי נתיב וקצב נתונים כדלקמן:
— עבור התקני Intel Stratix 10 L-tile: • 4 נתיבים עם קצבי נתיב של 12.5/25.3/25.8 Gbps • 8 נתיבים עם קצבי נתיב של 12.5 Gbps — עבור התקני Intel Stratix 10 H-tile: • 4 נתיבים עם קצבי נתיב של 12.5/25.3/25.8 Gbps • 8 נתיבים עם קצבי נתיב של 12.5/25.3/25.8 Gbps • 10 נתיבים עם קצבי נתיב של 25.3/25.8 Gbps — עבור התקני Intel Stratix 10 E-tile (NRZ): • 4 נתיבים עם קצבי נתיב של 6.25/12.5/25.3/25.8 Gbps • 8 נתיבים עם קצבי נתיב של 12.5/25.3/25.8 Gbps • 10 נתיבים עם קצבי נתיב של 25.3/25.8 Gbps • 12 נתיבים עם קצב נתיב של 10.3125 Gbps |
— |
| • הוסיפו את האותות החדשים הבאים של ממשק משתמש שידור:
— itx_eob1 — itx_eopbits1 — itx_chan1 |
— |
| • הוסיפו את אותות ממשק המשתמש החדשים הבאים של המקלט:
— irx_eob1 — irx_eopbits1 — irx_chan1 — irx_err1 — irx_err |
— |
Interlaken (דור שני) Intel Stratix 2 FPGA IP v10
טבלה 5. גרסה 18.1 2018.09.10
| תֵאוּר | פְּגִיעָה | הערות |
| שינה את שם אריח המסמך ל- מדריך למשתמש של Interlaken (דור שני) Intel Stratix 2 FPGA IP |
— |
— |
| נוספו מודל הדמיית VHDL ותמיכה בספסל בדיקה עבור ליבת IP של Interlaken (דור שני). |
— |
— |
| הוסיפו את הרשמים החדשים הבאים לליבת ה-IP: | ||
| • TX_READY_XCVR | ||
| • RX_READY_XCVR
• ILKN_FEC_XCODER_TX_ILLEGAL_ STATE |
— | אוגרים אלה זמינים רק בגרסאות מכשיר Intel Stratix 10 E-Tile. |
| • ILKN_FEC_XCODER_RX_ILLEGAL_ STATE |
Interlaken (דור שני) Intel FPGA IP v2
טבלה 6. גרסה 18.0.1 יולי 2018
| תֵאוּר | פְּגִיעָה | הערות |
| נוספה תמיכה במכשירי Intel Stratix 10 עם מקלטי משדר E-Tile. |
— |
— |
| נוספה תמיכה בקצב נתונים של 53.125 Gbps עבור התקני Intel Stratix 10 E-Tile במצב PAM4. |
— |
— |
| אות שעון נוסף mac_clkin עבור התקני Intel Stratix 10 E-Tile במצב PAM4 |
— |
— |
Interlaken (דור שני) Intel FPGA IP v2
טבלה 7. גרסה 18.0 מאי 2018
| תֵאוּר | פְּגִיעָה | הערות |
| שונה שם ליבת ה-IP של Interlaken (דור שני) ל-Interlaken (דור שני) Intel FPGA IP בהתאם למיתוג מחדש של אינטל. |
— |
— |
| נוספה תמיכה בקצב נתונים של 25.8 Gbps עבור מספר נתיבים 6 ו-12. |
— |
— |
| נוספה תמיכה בסימולטור Cadence Xcelium* Parallel. |
— |
— |
Interlaken IP Core (דור שני) v2
טבלה 8. גרסה 17.1 נובמבר 2017
| תֵאוּר | פְּגִיעָה | הערות |
| מהדורה ראשונית בספריית Intel FPGA IP. | — | — |
מידע קשור
מדריך למשתמש של Interlaken IP Core (דור שני).
Interlaken (דור שני) אינטל FPGA IP ארכיון מדריך למשתמש
| גרסת קוורטוס | גרסת ליבת IP | מדריך למשתמש |
| 20.2 | 19.3.0 | מדריך למשתמש של Interlaken (דור שני) FPGA IP |
| 19.3 | 19.2.1 | מדריך למשתמש של Interlaken (דור שני) FPGA IP |
| 19.2 | 19.2 | מדריך למשתמש של Interlaken (דור שני) FPGA IP |
| 18.1.1 | 18.1.1 | מדריך למשתמש של Interlaken (דור שני) Intel Stratix 2 FPGA IP |
| 18.1 | 18.1 | מדריך למשתמש של Interlaken (דור שני) Intel Stratix 2 FPGA IP |
| 18.0.1 | 18.0.1 | מדריך למשתמש של Interlaken (דור שני) FPGA IP |
| 18.0 | 18.0 | מדריך למשתמש של Interlaken (דור שני) Intel FPGA IP |
| 17.1 | 17.1 | מדריך למשתמש של Interlaken IP Core (דור שני). |
גרסאות IP זהות לגרסאות תוכנת Intel Quartus Prime Design Suite עד v19.1. מגרסה 19.2 ואילך של תוכנת Intel Quartus Prime Design Suite, לליבות ה-IP יש ערכת גירסאות IP חדשה. אם גרסת ליבת IP אינה רשומה, המדריך למשתמש עבור גרסת ליבת IP הקודמת חל.
מסמכים / משאבים
 |
הערות שחרור IP של Intel Interlaken מהדור השני של FPGA [pdfהוראות הערות שחרור FPGA IP מהדור השני של Interlaken, הדור השני של אינטרלאקן, הערות שחרור FPGA IP |
