לוח הפיתוח של ALTERA Cyclone VE FPGA
מידע על המוצר
מפרטים
- דגם FPGA: Cyclone VE FPGA (5CEFA7F31I7N)
- חבילת FPGA: 896 פינים FineLine BGA (FBGA)
- בַּקָר: תצורת פלאש פאסיבי מקבילי מהיר (FPP).
- דגם CPLD: MAX II CPLD (EPM240M100I5N)
- חבילת CPLD: FBGA 100 פינים
- מחולל שעון ניתן לתכנות עבור כניסת השעון הייחוס FPGA
- מתנד 50 מגה-הרץ עם קצה אחד עבור כניסת השעון FPGA ו-MAX V CPLD
- מתנד 100 מגה-הרץ עם קצה אחד עבור כניסת השעון בתצורת MAX V CPLD
- קלט SMA (LVDS)
- זֵכֶר:
- שני התקני DDR256 SDRAM בנפח 3 מגה בייט (MB) עם אפיק נתונים של 16 סיביות
- SSRAM אחד של 18Mbit (Mb).
- פלאש סינכרוני אחד של 512 מגה-בייט
- LPDDR512 SDRAM אחד בנפח 2 MB עם אפיק נתונים של 32 סיביות (בלוח זה נעשה שימוש רק באפיק נתונים של 16 סיביות)
- PROM אחד בנפח 64Kb I2C טורי מחיק חשמלי (EEPROM)
- מֵכָנִי: לוח בגודל 6.5 על 4.5
הוראות שימוש במוצר
פרק 1: נגמרview
תיאור כללי
לוח הפיתוח של Cyclone VE FPGA נועד לספק יכולות עיצוב מתקדמות עם תכונות כגון הגדרה מחדש חלקית. הוא מציע פעולה מהירה יותר, צריכת חשמל נמוכה יותר וזמן הגעה מהיר יותר לשוק בהשוואה למשפחות FPGA קודמות.
קישורים שימושיים
למידע נוסף על הנושאים הבאים, עיין במסמכים המתאימים:
- משפחת מכשירי Cyclone V: מדריך התקן ציקלון V
- מפרט HSMC: מפרט כרטיס ביניים במהירות גבוהה (HSMC).
פרק 2: רכיבי לוח
בלוקים של רכיבי לוח
לוח הפיתוח כולל את בלוקי הרכיבים העיקריים הבאים:
- One Cyclone VE FPGA (5CEFA7F31I7N) ב-FineLine BGA (FBGA) בעל 896 פינים
- בקר: תצורת פלאש פאסיבי מקבילי מהיר (FPP).
- MAX II CPLD (EPM240M100I5N) בחבילת FBGA של 100 פינים
- מחולל שעון ניתן לתכנות עבור כניסת השעון הייחוס FPGA
- מתנד 50 מגה-הרץ עם קצה אחד עבור כניסת השעון FPGA ו-MAX V CPLD
- מתנד 100 מגה-הרץ עם קצה אחד עבור כניסת השעון בתצורת MAX V CPLD
- קלט SMA (LVDS)
- זֵכֶר:
- שני התקני DDR256 SDRAM בנפח 3 מגה בייט (MB) עם אפיק נתונים של 16 סיביות
- SSRAM אחד של 18Mbit (Mb).
- פלאש סינכרוני אחד של 512 מגה-בייט
- LPDDR512 SDRAM אחד בנפח 2 MB עם אפיק נתונים של 32 סיביות (בלוח זה נעשה שימוש רק באפיק נתונים של 16 סיביות)
- PROM אחד בנפח 64Kb I2C טורי מחיק חשמלי (EEPROM)
מֵכָנִי
ללוח הפיתוח יש גודל של 6.5 על 4.5 אינץ'.
פרק 3: התייחסות לרכיבי לוח
סעיף זה מספק מידע מפורט על כל רכיב לוח והפונקציונליות שלו. אנא עיין במדריך העזר של לוח הפיתוח של Cyclone VE FPGA למידע נוסף.
שאלות נפוצות
ש: היכן אוכל למצוא את ה-HSMCs העדכניים ביותר הזמינים?
ת: כדי לראות רשימה של ה-HSMCs העדכניים ביותר הזמינים או כדי להוריד עותק של מפרט HSMC, עיין בדף ה-Dughtercards Board של הפיתוח של Altera webאֲתַר.
ש: מה הם ה advantagמה של מועצת הפיתוח של Cyclone VE FPGA?
ת: לוח הפיתוח של Cyclone VE FPGA מציע התקדמות עיצוב וחידושים, כגון קונפיגורציה מחדש חלקית, המבטיחים פעולה מהירה יותר, צריכת חשמל נמוכה יותר וזמן הגעה מהיר יותר לשוק בהשוואה למשפחות FPGA קודמות.
ש: היכן אוכל למצוא מידע נוסף על משפחת מכשירי Cyclone V?
ת: למידע נוסף על משפחת מכשירי Cyclone V, עיין ב-Cyclone V Device Handbook.
ש: מה גודל לוח הפיתוח?
ת: ללוח הפיתוח יש גודל של 6.5 x 4.5 אינץ'.
101 כונן החדשנות
סן חוזה, קליפורניה 95134
www.altera.com
MNL-01075-1.4
© 2017 Altera Corporation. כל הזכויות שמורות. מילים וסמלי לוגו של ALTERA, ARRIA, CYCLONE, HARDCOPY, MAX, MEGACORE, NIOS, QUARTUS ו-STRATIX הם סימנים מסחריים של Altera Corporation ורשומים במשרד הפטנטים והסימנים המסחריים בארה"ב ובמדינות אחרות. כל המילים והלוגו האחרים המזוהים כסימנים מסחריים או כסימני שירות הם רכושם של בעליהם בהתאמה כפי שמתואר בכתובת www.altera.com/common/legal.html. אלטרה מתחייבת לביצוע של מוצרי המוליכים למחצה שלה למפרטים העדכניים בהתאם לאחריות הסטנדרטית של אלטרה, אך שומרת לעצמה את הזכות לבצע שינויים בכל מוצר ושירות בכל עת ללא הודעה מוקדמת. אלטרה אינה נושאת באחריות או חבות הנובעת מהיישום או השימוש בכל מידע, מוצר או שירות המתוארים כאן למעט כפי שהוסכם במפורש בכתב על ידי אלטרה. מומלץ ללקוחות Altera להשיג את הגרסה העדכנית ביותר של מפרטי המכשיר לפני הסתמכות על מידע שפורסם ולפני ביצוע הזמנות של מוצרים או שירותים.
אוגוסט 2017 Altera Corporation Cyclone VE FPGA Board Development
מדריך עזר
מסמך זה מתאר את תכונות החומרה של לוח הפיתוח של Cyclone® VE FPGA, כולל מידע מפורט על פין-אאוט והפניה לרכיבים הנדרשים ליצירת עיצובי FPGA מותאמים אישית שמתממשקים עם כל רכיבי הלוח.
מֵעַלview
תיאור כללי
לוח הפיתוח Cyclone VE FPGA מספק פלטפורמת חומרה לפיתוח ויצירת אב טיפוס של תכנונים בעלי הספק נמוך, ביצועים גבוהים ועתירי לוגיקה באמצעות Cyclone VE FPGA של Altera. הלוח מספק מגוון רחב של ציוד היקפי וממשקי זיכרון כדי להקל על הפיתוח של עיצובי Cyclone VE FPGA. מחבר כרטיס ביניים מהיר אחד (HSMC) זמין להוספת פונקציונליות נוספת באמצעות מגוון HSMCs הזמינים מ-Altera® ושותפים שונים.
- כדי לראות רשימה של ה-HSMCs העדכניים ביותר הזמינים או כדי להוריד עותק של מפרט HSMC, עיין בדף ה-Dughtercards Board של הפיתוח של Altera webאֲתַר.
התקדמות וחידושים בעיצוב, כגון קונפיגורציה מחדש חלקית, מבטיחים שתכנונים המיושמים ב-Cyclone VE FPGAs פועלים מהר יותר, עם הספק נמוך יותר, ובעלי זמן יציאה לשוק מהיר יותר מאשר משפחות FPGA קודמות. - למידע נוסף על הנושאים הבאים, עיין במסמכים המתאימים:
- משפחת התקני Cyclone V, עיין במדריך ההתקנים של Cyclone V.
- מפרט HSMC, עיין במפרט High Speed Mezzanine Card (HSMC).
בלוקים של רכיבי לוח
לוח הפיתוח כולל את בלוקי הרכיבים העיקריים הבאים:
- One Cyclone VE FPGA (5CEFA7F31I7N) בחבילת 896 פינים FineLine BGA (FBGA)
- 149,500 LEs
- 56,480 מודולי לוגיקה אדפטיבית (ALMs)
- זיכרון MLAB של 6,860 Kbit (Kb) M10K ו-836 Kb
- שבע לולאות נעולות פאזה חלקיות (PLL)
- 312 מכפילי 18×18 סיביות
- 480 קלט/פלט לשימוש כללי (GPIO)
- 1.1-V ליבה כרךtage
- מעגלי תצורת FPGA
- תצורת Active Serial (AS) x1 או AS x4 (EPCQ256SI16N)
- MAX® V CPLD (5M2210ZF256I5N) בחבילת FBGA 256 פינים כבקר המערכת
- תצורת פלאש פאסיבי מקבילי מהיר (FPP).
- MAX II CPLD (EPM240M100I5N) בחבילת FBGA 100 פינים כחלק מה-USB-BlasterTM II המוטבע לשימוש עם מתכנת Quartus® II
- מעגלי שעון
- מחולל שעון ניתן לתכנות עבור כניסת השעון הייחוס FPGA
- מתנד 50 מגה-הרץ עם קצה אחד עבור כניסת השעון FPGA ו-MAX V CPLD
- מתנד 100 מגה-הרץ עם קצה אחד עבור כניסת השעון בתצורת MAX V CPLD
- קלט SMA (LVDS)
- זֵכֶר
- שני התקני DDR256 SDRAM בנפח 3 מגה בייט (MB) עם אפיק נתונים של 16 סיביות
- SSRAM אחד של 18Mbit (Mb).
- פלאש סינכרוני אחד של 512 מגה-בייט
- LPDDR512 SDRAM אחד בנפח 2 MB עם אפיק נתונים של 32 סיביות (בלוח זה נעשה שימוש רק באפיק נתונים של 16 סיביות)
- PROM אחד בנפח 64Kb I2C טורי מחיק חשמלי (EEPROM)
- קלט/פלט כללי של המשתמש
- נוריות וצגים
- ארבע נוריות משתמש
- LED עומס תצורה אחד
- תצורה אחת נעשה LED
- נורית שגיאה אחת
- שלוש נוריות לבחירת תצורה
- ארבע נוריות מצב USB-Blaster II משובצות
- שלוש נוריות ממשק HSMC
- עשר נוריות Ethernet
- שני נוריות של נתוני UART משדרות וקליטות
- שני נוריות USB-UART ממשק TX / RX
- הפעלה אחת של LED
- תצוגת LCD אחת בת שתי שורות
- ללחוץ על כפתורים
- כפתור אחד לאיפוס מעבד
- כפתור אחד לאיפוס MAX V
- כפתור לבחירת תוכנית אחת
- לחצן תצורת תוכנית אחד
- ארבעה כפתורי לחיצה כלליים למשתמש
- מתגי DIP
- ארבעה מתגי בקרה של בקר מערכת MAX V CPLD
- שני JTAG מתגי DIP בקרת שרשרת
- מתג DIP שליטת מאוורר אחד
- ארבעה מתגי DIP כלליים למשתמש
- ספק כוח
כניסת DC 14–20V (מחשב נייד). - מֵכָנִי
לוח בגודל 6.5 אינץ' x 4.5 אינץ'
תרשים בלוקים של לוח הפיתוח
איור 1–1 מציג תרשים בלוקים של לוח הפיתוח Cyclone VE FPGA.
טיפול במועצה
בעת הטיפול בלוח, חשוב להקפיד על אמצעי הזהירות של פריקה סטטית:
זְהִירוּת
ללא טיפול אנטי סטטי מתאים, הלוח עלול להינזק. לכן, השתמש באמצעי זהירות אנטי סטטיים בעת נגיעה בלוח.
רכיבי לוח
פרק זה מציג את הרכיבים העיקריים בלוח הפיתוח Cyclone VE FPGA. איור 2–1 ממחיש את מיקומי הרכיבים וטבלה 2–1 מספקת תיאור קצר של כל תכונות הרכיבים של הלוח.
סט שלם של סכמות, מסד נתונים של פריסה פיזית ו-GERBER files עבור לוח הפיתוח נמצאים בספריית מסמכי ערכת הפיתוח של Cyclone VE FPGA.
למידע על הפעלת הלוח והתקנת תוכנת ההדגמה, עיין במדריך למשתמש של Cyclone VE FPGA Development Kit.
פרק זה מורכב מהחלקים הבאים:
- "הלוח נגמרview"
- "התקן מומלץ: Cyclone VE FPGA" בעמודים 2-4
- "בקר מערכת MAX V CPLD 5M2210" בעמוד 2–5
- "תצורת FPGA" בעמודים 2–10
- "מעגלי שעון" בעמודים 2-18
- "קלט/פלט משתמש כללי" בעמודים 2-20
- "רכיבים וממשקים" בעמודים 2-24
- "זיכרון" בעמודים 2-32
- "ספק כוח" בעמודים 2–41
הלוח נגמרview
סעיף זה מספק סוףview של לוח הפיתוח Cyclone VE FPGA, כולל תמונת לוח מוערת ותיאורי רכיבים. איור 2-1 מציג מעלהview של תכונות הלוח.
טבלה 2-1 מתארת את הרכיבים ומפרטת את הפניות הלוח התואמות להם.
טבלה 2-1. רכיבי לוח (חלק 1 מתוך 3)
| לוּחַ הַפנָיָה | סוּג | תֵאוּר |
| מוּבלָט התקנים | ||
| U1 | FPGA | Cyclone VE FPGA, 5CEFA7F31I7N, FBGA 896 פינים. |
| U13 | CPLD | MAX V CPLD, 5M2210ZF256I5N, FBGA 256 פינים. |
| תְצוּרָה, סטָטוּס, ו רכיבי התקנה | ||
| J4 | JTAG כותרת שרשרת | מספק גישה ל-JTAG שרשרת ומשבית את ה-USB-Blaster II המוטבע בעת שימוש בכבל USB-Blaster חיצוני. |
| SW2 | JTAG מתג DIP בקרת שרשרת | הסר או הכללת מכשירים ב-J הפעילTAG שַׁרשֶׁרֶת. |
| J10 | מחבר USB מסוג B | ממשק USB עבור תכנות FPGA ואיתור באגים דרך ה-USB-Blaster II JTAG באמצעות כבל USB מסוג B. |
טבלה 2-1. רכיבי לוח (חלק 2 מתוך 3)
| לוּחַ הַפנָיָה | סוּג | תֵאוּר |
|
SW3 |
מתג DIP הגדרות לוח |
שולט בפונקציות בקר המערכת של MAX V CPLD 5M2210 כגון הפעלת שעון, בקרת כניסת שעון SMA ואיזו תמונה לטעון מזיכרון הבזק בעת הפעלה. |
| SW1 | מתג DIP של MSEL | שולט בסכימת התצורה בלוח. פינים MSEL 0, 1, 2 ו-4 מתחברים למתג DIP בעוד פין MSEL 3 מתחבר לאדמה. |
| S2 | לחצן בחירת תוכנית | מחליף את נוריות בחירת התוכנית, אשר בוחרת את תמונת התוכנית הנטענת מזיכרון הפלאש ל-FPGA. |
| S1 | לחצן תצורת תוכנית | טען תמונה מזיכרון הבזק ל-FGPA בהתבסס על ההגדרות של נוריות התוכנית בחר. |
| D19 | בוצעה תצורה LED | מואר כאשר ה-FPGA מוגדר. |
| D18 | LED עומס | מואר כאשר בקר המערכת MAX V CPLD 5M2210 מגדיר באופן פעיל את ה-FPGA. |
| D17 | נורית שגיאה | מואר כאשר תצורת FPGA מזיכרון הבזק נכשלת. |
| D35 | נורית חשמל | מואר כאשר קיים מתח של 5.0V. |
|
D25 ~ D27 |
תוכנית נוריות נוריות |
נדלק כדי להציג את רצף ה-LED שקובע איזו תמונת זיכרון פלאש תיטען ל-FPGA כאשר אתה לוחץ על לחצן בחירת התוכנית. עיין בטבלה 2-6 להגדרות LED. |
| D1 ~ D10 | נוריות אתרנט | מואר כדי להציג את מהירות החיבור וכן פעילות שידור או קבלה. |
| D20, D21 | נוריות יציאת HSMC | אתה יכול להגדיר נוריות אלה כדי לציין פעילות שידור או קבלה. |
| D22 | יציאת HSMC הנוכחית LED | מואר כאשר כרטיס בת מחובר ליציאת HSMC. |
| D15, D16 | נוריות USB-UART | מואר כאשר המשדר והמקלט USB-UART נמצאים בשימוש. |
| D23, D24 | נוריות UART סדרתיות | מואר כאשר משדר ומקלט UART נמצאים בשימוש. |
| שָׁעוֹן מעגלים | ||
|
X1 |
מתנד ניתן לתכנות |
מתנד ניתן לתכנות עם תדרי ברירת מחדל של 125 מגה-הרץ. התדר ניתן לתכנות באמצעות GUI בקרת השעון הפועל על בקר המערכת MAX V CPLD 5M2210. |
| U4 | מתנד 50 מגה-הרץ | מתנד קריסטל 50.000 מגה-הרץ להיגיון כללי. |
| X3 | מתנד 100 מגה-הרץ | מתנד קריסטל 100.000 מגה-הרץ לבקר המערכת MAX V CPLD 5M2210. |
| J2, J3 | כניסת שעון מחברי SMA | כונן כניסות שעון תואמות LVDS לתוך מאגר מרובי השעון. |
| J4 | מחבר SMA פלט שעון | הסר פלט שעון CMOS 2.5V מה-FPGA. |
| כְּלָלִי מִשׁתַמֵשׁ קלט/פלט | ||
| D28 ~ D31 | נוריות משתמש | ארבע נוריות משתמש. מואר בנסיעה נמוכה. |
| SW3 | מתג DIP למשתמש | מתגי DIP לארבעה משתמשים. כאשר המתג פועל, נבחר 0 לוגי. |
| S4 | כפתור איפוס מעבד | אפס את הלוגיקה של FPGA. |
| S3 | לחצן איפוס MAX V | אפס את בקר המערכת MAX V CPLD 5M2210. |
| S5 ~ S8 | לחצני לחיצה כלליים של המשתמש | ארבעה כפתורי לחיצה למשתמש. מונע נמוך בלחיצה. |
| זֵכֶר התקנים | ||
| U7, U8 | זיכרון DDR3 x32 | שני 256-MB DDR3 SDRAM עם אפיק נתונים של 16 סיביות. |
| U9 | זיכרון LPDDR2 x 16 | 512 MB LPDDR 2 SDRAM עם אוטובוס 32 סיביות, רק אוטובוס 16 סיביות משמש בלוח זה. |
טבלה 2-1. רכיבי לוח (חלק 3 מתוך 3)
| לוּחַ הַפנָיָה | סוּג | תֵאוּר |
| U10 | זיכרון פלאש x16 | התקני פלאש סינכרוניים בנפח 512 מגה עם אפיק נתונים של 16 סיביות לזיכרון לא נדיף. |
| U11 | זיכרון SSRAM x16 | זיכרון RAM סינכרוני סטנדרטי של 18Mb עם אפיק נתונים של 12 סיביות ושוויון 4 סיביות. |
| U12 | EEPROM | EEPROM טורי של 64Mb I2C. |
| תִקשׁוֹרֶת נמלים | ||
| J1 | יציאת HSMC | מספק 84 CMOS או 17 ערוצי LVDS לכל מפרט HSMC. |
|
J11 |
יציאת Gigabit Ethernet |
מחבר RJ-45 המספק חיבור 10/100/1000 Ethernet דרך Marvell 88E1111 PHY ופונקציית Altera Triple Speed Ethernet MegaCore מבוססת FPGA במצב RGMII. |
| J12 | יציאת UART טורית | מחבר DSUB 9 פינים עם מקלט משדר RS-232 למימוש ערוץ UART טורי RS-232. |
| J13 | יציאת USB-UART | מחבר USB עם גשר USB ל-UART לממשק UART טורי. |
| J15, J16 | איתור באגים בכותרות | שתי כותרות בגודל 2×8 למטרות ניפוי באגים. |
| וידאו ו לְהַצִיג נמלים | ||
| J14 | LCD עם דמות | מחבר המתממשק למודול LCD מסופק בן 16 תווים × 2 שורות יחד עם שני נקודות יציאה. |
| כּוֹחַ לְסַפֵּק | ||
| J17 | שקע כניסה DC | מקבל ספק כוח 14-20V DC. |
| SW5 | מתג הפעלה | עבור להפעלה או כיבוי של הלוח כאשר מתח מסופק משקע כניסת ה-DC. |
מכשיר מומלץ: Cyclone VE FPGA
לוח הפיתוח Cyclone VE FPGA כולל התקן Cyclone VE FPGA 5CEFA7F31I7N (U1) בחבילת FBGA של 896 פינים.
למידע נוסף על משפחת התקני Cyclone V, עיין במדריך התקני Cyclone V.
טבלה 2–2 מתארת את התכונות של התקן Cyclone VE FPGA 5CEFA7F31I7N.
טבלה 2-2. תכונות Cyclone VE FPGA
| נְדָבָה | שווה ערך LEs | M10K אַיִל בלוקים | זיכרון RAM כולל (Kbits) | 18 סיביות × 18 סיביות מכפילים | PLLs | חֲבִילָה סוּג |
| 56,480 | 149,500 | 6,860 | 836 | 312 | 7 | FBGA 896 פינים |
משאבי קלט/פלט
להתקן Cyclone VE FPGA 5CEFA7F31I7N יש בסך הכל 480 כניסות קלט/פלט של משתמשים. טבלה 2-3 מפרטת את ספירת הפינים של Cyclone VE FPGA ושימוש לפי פונקציה בלוח.
טבלה 2-3. Cyclone VE FPGA I/O Pin Count
| פוּנקצִיָה | I/O תֶקֶן | I/O לִסְפּוֹר | מְיוּחָד סיכות |
| DDR3 | 1.5-V SSTL | 71 | פין DQS דיפרנציאלי אחד x4 |
| LPDDR2 | 1.2-V HSUL | 37 | פין DQS דיפרנציאלי אחד x2 |
| Flash, SSRAM, EEPROM ו-MAX V
אוטובוס FSM |
2.5-V CMOS, 3.3-V LVCMOS | 69 | — |
| יציאת HSMC | 2.5-V CMOS + LVDS | 79 | 17 LVDS, I2C |
| יציאת Gigabit Ethernet | CMOS 2.5V | 42 | — |
| USB-Blaster II משובץ | CMOS 2.5V | 20 | — |
| ניפוי באגים בכותרת | 1.5-V, 2.5-V | 20 | — |
| UART | 3.3-V LVTTL | 4 | — |
| USB-UART | CMOS 2.5V | 12 | — |
| ללחוץ על כפתורים | CMOS 2.5V | 5 | סיכה אחת של DEV_CLRn |
| מתגי DIP | CMOS 2.5V | 4 | — |
| LCD עם דמות | CMOS 2.5V | 11 | — |
| נוריות | CMOS 2.5V | 9 | — |
| שעון או מתנדים | 2.5-V CMOS + LVDS | 12 | סיכת שעון אחת החוצה |
| סַך הַכֹּל I/O מְשׁוּמָשׁ: | 395 | ||
בקר מערכת MAX V CPLD 5M2210
הלוח משתמש בבקר המערכת 5M2210, Altera MAX V CPLD, למטרות הבאות:
- תצורת FPGA מפלאש
- מדידת הספק
- אוגרי בקרה ומצבים לעדכון מערכת מרחוק
איור 2–2 ממחיש את הפונקציונליות של בקר המערכת MAX V CPLD 5M2210 ואת חיבורי המעגלים החיצוניים כתרשים בלוקים.\
איור 2-2. תרשים בלוקים של בקר מערכת MAX V CPLD 5M2210
טבלה 2–4 מפרטת את אותות ה-I/O הקיימים בבקר המערכת MAX V CPLD 5M2210. שמות האותות והפונקציות הם ביחס להתקן MAX V.
אתה יכול להוריד אקסampהעיצוב עם מיקומי סיכות ומשימות שהושלמו לפי הטבלה הבאה מחנות העיצוב Altera. בערכת הפיתוח של Cyclone VE FPGA, תחת עיצוב Examples, לחץ על Cyclone VE FPGA Development Kit Baseline Pinout.
טבלה 2-4. MAX V CPLD 5M2210 פין התקן בקר מערכת (חלק 1 מתוך 5)
| לוּחַ רפרנס (U13) | סכימתי אוֹת שֵׁם | I/O תֶקֶן | תֵאוּר |
| N4 | 5M2210_JTAG_TMS | 3.3-v | MAX VJTAG TMS |
| E9 | CLK50_EN | 2.5-v | הפעלת מתנד 50 מגה-הרץ |
| H12 | CLK_CONFIG | 2.5-v | כניסת שעון בתצורת 100 מגה-הרץ |
| A15 | CLK_ENABLE | 2.5-v | מתג DIP להפעלת מתנד שעון |
| A13 | CLK_SEL | 2.5-v | מתג DIP לבחירת שעון - SMA או מתנד |
| J12 | CLKIN_50_MAXV | 2.5-v | כניסת שעון 50 מגה-הרץ |
| D9 | CLOCK_SCL | 2.5-v | שעון מתנד I2C הניתן לתכנות |
| C9 | CLOCK_SDA | 2.5-v | נתוני מתנד I2C הניתן לתכנות |
| D10 | CPU_RESETN | 2.5-v | לחצן איפוס FPGA |
| P12 | EXTRA_SIG0 | 2.5-v | ממשק USB-Blaster II מובנה. שמור לשימוש עתידי |
| T13 | EXTRA_SIG1 | 2.5-v | ממשק USB-Blaster II מובנה. שמור לשימוש עתידי |
| T15 | EXTRA_SIG2 | 2.5-v | ממשק USB-Blaster II מובנה. שמור לשימוש עתידי |
| A2 | FACTORY_LOAD | 2.5-v | מתג DIP לטעינת עיצוב מפעל או משתמש בעת הפעלה |
טבלה 2-4. MAX V CPLD 5M2210 פין התקן בקר מערכת (חלק 2 מתוך 5)
| לוּחַ רפרנס (U13) | סכימתי אוֹת שֵׁם | I/O תֶקֶן | תֵאוּר |
| R14 | FACTORY_REQUEST | 2.5-v | בקשת USB-Blaster II מוטבעת לשלוח פקודת FACTORY |
| N12 | FACTORY_STATUS | 2.5-v | סטטוס פקודה משובץ USB-Blaster II FACTORY |
| C8 | FAN_FORCE_ON | 2.5-v | מתג DIP להפעלה או כיבוי של המאוורר |
| N7 | FLASH_ADVN | 2.5-v | כתובת זיכרון הבזק של אוטובוס FSM חוקית |
| R5 | FLASH_CEN | 2.5-v | הפעלת שבב זיכרון פלאש של אוטובוס FSM |
| R6 | FLASH_CLK | 2.5-v | שעון זיכרון פלאש של אוטובוס FSM |
| M6 | FLASH_OEN | 2.5-v | הפעלת פלט זיכרון פלאש של אוטובוס FSM |
| T5 | FLASH_RDYBSYN | 2.5-v | זיכרון פלאש של אוטובוס FSM מוכן |
| P7 | FLASH_RESETN | 2.5-v | איפוס זיכרון פלאש של אוטובוס FSM |
| N6 | FLASH_WEN | 2.5-v | הפעלת כתיבה של זיכרון פלאש של אוטובוס FSM |
| K1 | FPGA_CONF_DONE | 3.3-v | תצורת FPGA נעשה LED |
| D3 | FPGA_CONFIG_D0 | 3.3-v | נתוני תצורת FPGA |
| C2 | FPGA_CONFIG_D1 | 3.3-v | נתוני תצורת FPGA |
| C3 | FPGA_CONFIG_D2 | 3.3-v | נתוני תצורת FPGA |
| E3 | FPGA_CONFIG_D3 | 3.3-v | נתוני תצורת FPGA |
| D2 | FPGA_CONFIG_D4 | 3.3-v | נתוני תצורת FPGA |
| E4 | FPGA_CONFIG_D5 | 3.3-v | נתוני תצורת FPGA |
| D1 | FPGA_CONFIG_D6 | 3.3-v | נתוני תצורת FPGA |
| E5 | FPGA_CONFIG_D7 | 3.3-v | נתוני תצורת FPGA |
| F3 | FPGA_CONFIG_D8 | 3.3-v | נתוני תצורת FPGA |
| E1 | FPGA_CONFIG_D9 | 3.3-v | נתוני תצורת FPGA |
| F4 | FPGA_CONFIG_D10 | 3.3-v | נתוני תצורת FPGA |
| F2 | FPGA_CONFIG_D11 | 3.3-v | נתוני תצורת FPGA |
| F1 | FPGA_CONFIG_D12 | 3.3-v | נתוני תצורת FPGA |
| F6 | FPGA_CONFIG_D13 | 3.3-v | נתוני תצורת FPGA |
| G2 | FPGA_CONFIG_D14 | 3.3-v | נתוני תצורת FPGA |
| G3 | FPGA_CONFIG_D15 | 3.3-v | נתוני תצורת FPGA |
| K4 | FPGA_MAX_DCLK | 3.3-v | שעון תצורת FPGA |
| J3 | FPGA_DCLK | 3.3-v | שעון תצורת FPGA |
| N1 | FPGA_NCONFIG | 3.3-v | תצורת FPGA פעילה |
| J4 | FPGA_NSTATUS | 3.3-v | תצורת FPGA מוכנה |
| H1 | FPGA_PR_DONE | 3.3-v | בוצעה הגדרה מחדש חלקית של FPGA |
| P2 | FPGA_PR_ERROR | 3.3-v | שגיאה בתצורה מחדש חלקית של FPGA |
| E2 | FPGA_PR_READY | 3.3-v | תצורה מחדש חלקית של FPGA מוכנה |
| F5 | FPGA_PR_REQUEST | 3.3-v | בקשה להגדרה מחדש חלקית של FPGA |
| L5 | FPGA_MAX_NCS | 3.3-v | בחירת שבב תצורת FPGA |
| E14 | FSM_A1 | 2.5-v | אוטובוס כתובת FSM |
| C14 | FSM_A2 | 2.5-v | אוטובוס כתובת FSM |
טבלה 2-4. MAX V CPLD 5M2210 פין התקן בקר מערכת (חלק 3 מתוך 5)
| לוּחַ רפרנס (U13) | סכימתי אוֹת שֵׁם | I/O תֶקֶן | תֵאוּר |
| C15 | FSM_A3 | 2.5-v | אוטובוס כתובת FSM |
| E13 | FSM_A4 | 2.5-v | אוטובוס כתובת FSM |
| E12 | FSM_A5 | 2.5-v | אוטובוס כתובת FSM |
| D15 | FSM_A6 | 2.5-v | אוטובוס כתובת FSM |
| F14 | FSM_A7 | 2.5-v | אוטובוס כתובת FSM |
| D16 | FSM_A8 | 2.5-v | אוטובוס כתובת FSM |
| F13 | FSM_A9 | 2.5-v | אוטובוס כתובת FSM |
| E15 | FSM_A10 | 2.5-v | אוטובוס כתובת FSM |
| E16 | FSM_A11 | 2.5-v | אוטובוס כתובת FSM |
| F15 | FSM_A12 | 2.5-v | אוטובוס כתובת FSM |
| G14 | FSM_A13 | 2.5-v | אוטובוס כתובת FSM |
| F16 | FSM_A14 | 2.5-v | אוטובוס כתובת FSM |
| G13 | FSM_A15 | 2.5-v | אוטובוס כתובת FSM |
| G15 | FSM_A16 | 2.5-v | אוטובוס כתובת FSM |
| G12 | FSM_A17 | 2.5-v | אוטובוס כתובת FSM |
| G16 | FSM_A18 | 2.5-v | אוטובוס כתובת FSM |
| H14 | FSM_A19 | 2.5-v | אוטובוס כתובת FSM |
| H20 | FSM_A20 | 2.5-v | אוטובוס כתובת FSM |
| H13 | FSM_A21 | 2.5-v | אוטובוס כתובת FSM |
| H16 | FSM_A22 | 2.5-v | אוטובוס כתובת FSM |
| J13 | FSM_A23 | 2.5-v | אוטובוס כתובת FSM |
| J16 | FSM_A24 | 2.5-v | אוטובוס כתובת FSM |
| T2 | FSM_A25 | 2.5-v | אוטובוס כתובת FSM |
| P5 | FSM_A26 | 2.5-v | אוטובוס כתובת FSM |
| J14 | FSM_D0 | 2.5-v | אפיק נתונים FSM |
| J15 | FSM_D1 | 2.5-v | אפיק נתונים FSM |
| K16 | FSM_D2 | 2.5-v | אפיק נתונים FSM |
| K13 | FSM_D3 | 2.5-v | אפיק נתונים FSM |
| K15 | FSM_D4 | 2.5-v | אפיק נתונים FSM |
| K14 | FSM_D5 | 2.5-v | אפיק נתונים FSM |
| L16 | FSM_D6 | 2.5-v | אפיק נתונים FSM |
| L11 | FSM_D7 | 2.5-v | אפיק נתונים FSM |
| L15 | FSM_D8 | 2.5-v | אפיק נתונים FSM |
| L12 | FSM_D9 | 2.5-v | אפיק נתונים FSM |
| M16 | FSM_D10 | 2.5-v | אפיק נתונים FSM |
| L13 | FSM_D11 | 2.5-v | אפיק נתונים FSM |
| M15 | FSM_D12 | 2.5-v | אפיק נתונים FSM |
| L14 | FSM_D13 | 2.5-v | אפיק נתונים FSM |
| N16 | FSM_D14 | 2.5-v | אפיק נתונים FSM |
טבלה 2-4. MAX V CPLD 5M2210 פין התקן בקר מערכת (חלק 4 מתוך 5)
| לוּחַ רפרנס (U13) | סכימתי אוֹת שֵׁם | I/O תֶקֶן | תֵאוּר |
| M13 | FSM_D15 | 2.5-v | אפיק נתונים FSM |
| B8 | HSMA_PRSNTN | 2.5-v | יציאת HSMC קיימת |
| L6 | JTAG_5M2210_TDI | 3.3-v | MAX V CPLD JTAG נתוני שרשרת פנימה |
| M5 | JTAG_5M2210_TDO | 3.3-v | MAX V CPLD JTAG שרשרת נתונים החוצה |
| P3 | JTAG_TCK | 3.3-v | JTAG שעון שרשרת |
| P11 | M570_CLOCK | 2.5-v | שעון 25 מגה-הרץ ל-USB-Blaster II מוטבע לשליחת פקודת FACTORY |
| M1 | M570_JTAG_EN | 3.3-v | אות נמוך להשבית את ה-USB-Blaster II המוטבע |
| P10 | MAX5_BEN0 | 2.5-v | הפעלת אפיק FSM MAX V בתים 0 |
| R11 | MAX5_BEN1 | 2.5-v | הפעלת אפיק FSM MAX V בתים 1 |
| T12 | MAX5_BEN2 | 2.5-v | הפעלת אפיק FSM MAX V בתים 2 |
| N11 | MAX5_BEN3 | 2.5-v | הפעלת אפיק FSM MAX V בתים 3 |
| T11 | MAX5_CLK | 2.5-v | שעון FSM אפיק MAX V |
| R10 | MAX5_CSN | 2.5-v | בחירת שבב FSM bus MAX V |
| M10 | MAX5_OEN | 2.5-v | הפעלת פלט MAX V של אפיק FSM |
| N10 | MAX5_WEN | 2.5-v | הפעלת כתיבה של אפיק FSM MAX V |
| E11 | MAX_CONF_DONEN | 2.5-v | תצורת USB-Blaster II משובצת נעשה LED |
| A4 | MAX_ERROR | 2.5-v | נורית שגיאה בתצורת FPGA |
| A6 | עומס מירבי | 2.5-v | LED פעיל בתצורת FPGA |
| M9 | MAX_RESETN | 2.5-v | לחצן איפוס MAX V |
| B7 | יתר טמפרטורה | 2.5-v | הפעלת מאוורר צג טמפרטורה |
| D12 | PGM_CONFIG | 2.5-v | טען את תמונת זיכרון ההבזק המזוהה על ידי נוריות PGM |
| B14 | PGM_LED0 | 2.5-v | מחוון בחירת זיכרון פלאש PGM 0 |
| C13 | PGM_LED1 | 2.5-v | מחוון בחירת זיכרון פלאש PGM 1 |
| B16 | PGM_LED2 | 2.5-v | מחוון בחירת זיכרון פלאש PGM 2 |
| B13 | PGM_SEL | 2.5-v | מחליף את רצף LED PGM_LED[2:0] |
| H4 | PSAS_CSn | 3.3-v | בחירת שבב תצורת AS |
| G1 | PSAS_DCLK | 3.3-v | שעון תצורת AS |
| G4 | PSAS_CONF_DONE | 3.3-v | בוצעה תצורת AS |
| H2 | PSAS_CONFIGn | 3.3-v | תצורת AS פעילה |
| G5 | PSAS_DATA1 | 3.3-v | נתוני תצורת AS |
| H3 | PSAS_DATA0_ASD0 | 3.3-v | נתוני תצורת AS |
| J1 | PSAS_CEn | 3.3-v | הפעלת שבב תצורת AS |
| R12 | מצב ביטחון | 2.5-v | מתג DIP עבור ה-USB-Blaster II המוטבע לשלוח פקודת FACTORY בעת הפעלה |
| E7 | SENSE_CS0N | 2.5-v | בחירת שבב צג כוח |
| A5 | SENSE_SCK | 2.5-v | שעון SPI צג כוח |
| D7 | SENSE_SDI | 2.5-v | נתוני SPI של צג כוח נכנסים |
| B6 | SENSE_SDO | 2.5-v | יציאת נתוני SPI של צג כוח |
טבלה 2-4. MAX V CPLD 5M2210 פין התקן בקר מערכת (חלק 5 מתוך 5)
| לוּחַ רפרנס (U13) | סכימתי אוֹת שֵׁם | I/O תֶקֶן | תֵאוּר |
| M13 | FSM_D15 | 2.5-v | אפיק נתונים FSM |
| B8 | HSMA_PRSNTN | 2.5-v | יציאת HSMC קיימת |
| L6 | JTAG_5M2210_TDI | 3.3-v | MAX V CPLD JTAG נתוני שרשרת פנימה |
| M5 | JTAG_5M2210_TDO | 3.3-v | MAX V CPLD JTAG שרשרת נתונים החוצה |
| P3 | JTAG_TCK | 3.3-v | JTAG שעון שרשרת |
| P11 | M570_CLOCK | 2.5-v | שעון 25 מגה-הרץ ל-USB-Blaster II מוטבע לשליחת פקודת FACTORY |
| M1 | M570_JTAG_EN | 3.3-v | אות נמוך להשבית את ה-USB-Blaster II המוטבע |
| P10 | MAX5_BEN0 | 2.5-v | הפעלת אפיק FSM MAX V בתים 0 |
| R11 | MAX5_BEN1 | 2.5-v | הפעלת אפיק FSM MAX V בתים 1 |
| T12 | MAX5_BEN2 | 2.5-v | הפעלת אפיק FSM MAX V בתים 2 |
| N11 | MAX5_BEN3 | 2.5-v | הפעלת אפיק FSM MAX V בתים 3 |
| T11 | MAX5_CLK | 2.5-v | שעון FSM אפיק MAX V |
| R10 | MAX5_CSN | 2.5-v | בחירת שבב FSM bus MAX V |
| M10 | MAX5_OEN | 2.5-v | הפעלת פלט MAX V של אפיק FSM |
| N10 | MAX5_WEN | 2.5-v | הפעלת כתיבה של אפיק FSM MAX V |
| E11 | MAX_CONF_DONEN | 2.5-v | תצורת USB-Blaster II משובצת נעשה LED |
| A4 | MAX_ERROR | 2.5-v | נורית שגיאה בתצורת FPGA |
| A6 | עומס מירבי | 2.5-v | LED פעיל בתצורת FPGA |
| M9 | MAX_RESETN | 2.5-v | לחצן איפוס MAX V |
| B7 | יתר טמפרטורה | 2.5-v | הפעלת מאוורר צג טמפרטורה |
| D12 | PGM_CONFIG | 2.5-v | טען את תמונת זיכרון ההבזק המזוהה על ידי נוריות PGM |
| B14 | PGM_LED0 | 2.5-v | מחוון בחירת זיכרון פלאש PGM 0 |
| C13 | PGM_LED1 | 2.5-v | מחוון בחירת זיכרון פלאש PGM 1 |
| B16 | PGM_LED2 | 2.5-v | מחוון בחירת זיכרון פלאש PGM 2 |
| B13 | PGM_SEL | 2.5-v | מחליף את רצף LED PGM_LED[2:0] |
| H4 | PSAS_CSn | 3.3-v | בחירת שבב תצורת AS |
| G1 | PSAS_DCLK | 3.3-v | שעון תצורת AS |
| G4 | PSAS_CONF_DONE | 3.3-v | בוצעה תצורת AS |
| H2 | PSAS_CONFIGn | 3.3-v | תצורת AS פעילה |
| G5 | PSAS_DATA1 | 3.3-v | נתוני תצורת AS |
| H3 | PSAS_DATA0_ASD0 | 3.3-v | נתוני תצורת AS |
| J1 | PSAS_CEn | 3.3-v | הפעלת שבב תצורת AS |
| R12 | מצב ביטחון | 2.5-v | מתג DIP עבור ה-USB-Blaster II המוטבע לשלוח פקודת FACTORY בעת הפעלה |
| E7 | SENSE_CS0N | 2.5-v | בחירת שבב צג כוח |
| A5 | SENSE_SCK | 2.5-v | שעון SPI צג כוח |
| D7 | SENSE_SDI | 2.5-v | נתוני SPI של צג כוח נכנסים |
| B6 | SENSE_SDO | 2.5-v | יציאת נתוני SPI של צג כוח |
תצורת FPGA
סעיף זה מתאר את שיטות התכנות של FPGA, זיכרון הבזק ו-MAX V CPLD 5M2210 System Controller הנתמכים על ידי לוח הפיתוח Cyclone VE FPGA.
לוח הפיתוח Cyclone VE FPGA תומך בשיטות התצורה הבאות:
- Embedded USB-Blaster II היא שיטת ברירת המחדל להגדרת ה-FPGA באמצעות מתכנת Quartus II ב-JTAG מצב עם כבל ה-USB המצורף.
- הורדת זיכרון פלאש לקביעת תצורת ה-FPGA באמצעות תמונות מאוחסנות מזיכרון הפלאש בהפעלה או בלחיצה על לחצן תצורת התוכנית (S1).
- USB-Blaster חיצוני להגדרת ה-FPGA באמצעות USB-Blaster חיצוני המתחבר ל-JTAG ראש שרשרת (J4).
- התקן EPCQ עבור תצורת FPGA טורית או מרובעת טורי התומך בסכימות תצורה של AS x1 או AS x4.
תכנות FPGA על גבי USB-Blaster II משובץ
שיטת תצורה זו מיישמת מחבר USB מסוג B (J10), התקן USB 2.0 PHY (U18), ו-Altera MAX II CPLD EPM570GF100I5N (U16) כדי לאפשר תצורת FPGA באמצעות כבל USB. כבל USB זה מתחבר ישירות בין מחבר USB מסוג B על הלוח ליציאת USB של מחשב המריץ את תוכנת Quartus II.
ה-USB-Blaster II המוטבע ב-MAX II CPLD EPM570GF100I5N שולט בדרך כלל ב-JTAG שַׁרשֶׁרֶת.
איור 2-3 ממחיש את JTAG שַׁרשֶׁרֶת.
ה- J.TAG מתג DIP של בקרת שרשרת (SW2) שולט על המגשרים המוצגים באיור 2-3.
כדי לחבר מכשיר או ממשק בשרשרת, המתג המתאים שלהם חייב להיות במצב OFF. החלק את כל המתגים למצב ON כדי שיהיה רק את ה-FPGA בשרשרת.
בקר המערכת MAX V CPLD 5M2210 חייב להיות ב-JTAG שרשרת לשימוש בחלק ממשקי ה-GUI.
טבלה 2-5 מפרטת את שמות האותות הסכמטיים של USB 2.0 PHY ומספרי הסיכה המתאימים שלהם Cyclone VE FPGA.
טבלה 2-5. שמות ופונקציות של אותות סכמטיים USB 2.0 PHY (חלק 1 מתוך 2)
| התייחסות מועצת המנהלים (U18) | סכימתי אוֹת שֵׁם | ציקלון VE מספר PIN של FPGA | I/O תֶקֶן | תֵאוּר |
| C1 | 24M_XTALIN | — | 3.3-v | כניסת מתנד קריסטל |
| C2 | 24M_XTALOUT | — | 3.3-v | פלט מתנד קריסטל |
| E1 | FX2_D_N | — | 3.3-v | נתוני USB 2.0 PHY |
| E2 | FX2_D_P | — | 3.3-v | נתוני USB 2.0 PHY |
| H7 | FX2_FLAGA | — | 3.3-v | מצב פלט FIFO של עבד |
טבלה 2-5. שמות ופונקציות של אותות סכמטיים USB 2.0 PHY (חלק 2 מתוך 2)
| התייחסות מועצת המנהלים (U18) | סכימתי אוֹת שֵׁם | ציקלון VE מספר PIN של FPGA | I/O תֶקֶן | תֵאוּר |
| G7 | FX2_FLAGB | — | 3.3-v | מצב פלט FIFO של עבד |
| H8 | FX2_FLAGC | — | 3.3-v | מצב פלט FIFO של עבד |
| G6 | FX2_PA1 | — | 3.3-v | ממשק USB 2.0 PHY A |
| F8 | FX2_PA2 | — | 3.3-v | ממשק USB 2.0 PHY A |
| F7 | FX2_PA3 | — | 3.3-v | ממשק USB 2.0 PHY A |
| F6 | FX2_PA4 | — | 3.3-v | ממשק USB 2.0 PHY A |
| C8 | FX2_PA5 | — | 3.3-v | ממשק USB 2.0 PHY A |
| C7 | FX2_PA6 | — | 3.3-v | ממשק USB 2.0 PHY A |
| C6 | FX2_PA7 | — | 3.3-v | ממשק USB 2.0 PHY A |
| H3 | FX2_PB0 | — | 3.3-v | ממשק USB 2.0 PHY יציאת B |
| F4 | FX2_PB1 | — | 3.3-v | ממשק USB 2.0 PHY יציאת B |
| H4 | FX2_PB2 | — | 3.3-v | ממשק USB 2.0 PHY יציאת B |
| G4 | FX2_PB3 | — | 3.3-v | ממשק USB 2.0 PHY יציאת B |
| H5 | FX2_PB4 | — | 3.3-v | ממשק USB 2.0 PHY יציאת B |
| G5 | FX2_PB5 | — | 3.3-v | ממשק USB 2.0 PHY יציאת B |
| F5 | FX2_PB6 | — | 3.3-v | ממשק USB 2.0 PHY יציאת B |
| H6 | FX2_PB7 | — | 3.3-v | ממשק USB 2.0 PHY יציאת B |
| A8 | FX2_PD0 | — | 3.3-v | ממשק USB 2.0 PHY יציאת D |
| A7 | FX2_PD1 | — | 3.3-v | ממשק USB 2.0 PHY יציאת D |
| B6 | FX2_PD2 | — | 3.3-v | ממשק USB 2.0 PHY יציאת D |
| A6 | FX2_PD3 | — | 3.3-v | ממשק USB 2.0 PHY יציאת D |
| B3 | FX2_PD4 | — | 3.3-v | ממשק USB 2.0 PHY יציאת D |
| A3 | FX2_PD5 | — | 3.3-v | ממשק USB 2.0 PHY יציאת D |
| C3 | FX2_PD6 | — | 3.3-v | ממשק USB 2.0 PHY יציאת D |
| A2 | FX2_PD7 | — | 3.3-v | ממשק USB 2.0 PHY יציאת D |
| B8 | FX2_RESETN | V21 | 3.3-v | איפוס קשיח USB-Blaster משובץ |
| F3 | FX2_SCL | — | 3.3-v | שעון טורי USB 2.0 PHY |
| G3 | FX2_SDA | — | 3.3-v | נתונים טוריים מסוג USB 2.0 PHY |
| A1 | FX2_SLRDN | — | 3.3-v | קרא strobe עבור עבד FIFO |
| B1 | FX2_SLWRN | — | 3.3-v | כתוב strobe עבור עבד FIFO |
| B7 | FX2_WAKEUP | — | 3.3-v | אות ערה מסוג USB 2.0 PHY |
| G2 | USB_CLK | AA23 | 3.3-v | שעון ממשק USB 2.0 PHY 48-MHz |
תכנות FPGA מזיכרון פלאש
תכנות זיכרון פלאש אפשרי במגוון שיטות. שיטת ברירת המחדל היא להשתמש בעיצוב היצרן - פורטל עדכון לוח. עיצוב זה הוא מוטבע webשרת, המשרת את פורטל עדכון הלוח web עַמוּד. ה web הדף מאפשר לך לבחור עיצובי FPGA חדשים, כולל חומרה, תוכנה או שניהם ב-S-Record בתקן תעשייתי File (.flash) וכתוב את העיצוב לדף החומרה של המשתמש (עמוד 1) של זיכרון הפלאש דרך הרשת.
השיטה המשנית היא להשתמש בעיצוב מטעין הבזק מקביל (PFL) המובנה מראש הכלול בערכת הפיתוח. לוח הפיתוח מיישם את מגה-פונקציית Altera PFL לתכנות זיכרון פלאש. מגה-פונקציית PFL היא בלוק של לוגיקה שמתוכנת לתוך התקן לוגי מתכנת של Altera (FPGA או CPLD). ה-PFL מתפקד ככלי לכתיבה להתקן זיכרון פלאש תואם. עיצוב זה בנוי מראש מכיל את מגה-פונקציית PFL המאפשרת לך לכתוב עמוד 0, עמוד 1 או אזורים אחרים של זיכרון פלאש על ממשק ה-USB באמצעות תוכנת Quartus II. שיטה זו משמשת כדי לשחזר את לוח הפיתוח להגדרות ברירת המחדל של היצרן.
ניתן להשתמש גם בשיטות אחרות לתכנות זיכרון הפלאש, כולל מעבד Nios® II.
למידע נוסף על מעבד Nios II, עיין בדף Nios II Processor של Altera webאֲתַר.
בהפעלה או על ידי לחיצה על לחצן תצורת התוכנית, PGM_CONFIG (S1), ה-PFL של בקר המערכת של MAX V CPLD 5M2210 מגדיר את ה-FPGA מזיכרון ההבזק. מגה-פונקציית PFL קוראת נתונים של 16 סיביות מזיכרון ההבזק וממירה אותם לפורמט מהיר פסיבי מקבילי (FPP). נתוני 16 סיביות אלה נכתבים לאחר מכן לפיני התצורה הייעודיים ב-FPGA במהלך התצורה.
לחיצה על לחצן הלחיצה PGM_CONFIG (S1) טוענת את ה-FPGA עם דף חומרה המבוסס על כך PGM_LED[2:0] (D25, D26, D27) מואר. טבלה 2-6 מפרטת את העיצוב שנטען כאשר אתה לוחץ על לחצן הלחיצה PGM_CONFIG.
טבלה 2-6. הגדרות PGM_LED (1)
| PGM_LED0 (D25) | PGM_LED1 (D26) | PGM_LED2 (D27) | לְעַצֵב |
| ON | כבוי | כבוי | חומרה במפעל |
| כבוי | ON | כבוי | חומרת משתמש 1 |
| כבוי | כבוי | ON | חומרת משתמש 2 |
איור 2-4 מציג את תצורת ה-PFL.
למידע נוסף על הנושאים הבאים, עיין במסמכים המתאימים:
- פורטל עדכון לוח, עיצוב PFL ואחסון מפות זיכרון פלאש, עיין במדריך למשתמש של Cyclone VE FPGA Development Kit.
- PFL megafunction, עיין במדריך למשתמש של Parallel Flash Loader Megafunction.
תכנות FPGA על USB-Blaster חיצוני
ה- J.TAG כותרת שרשרת מספקת שיטה נוספת לקביעת התצורה של ה-FPGA באמצעות התקן USB-Blaster חיצוני כאשר מתכנת Quartus II פועל במחשב. כדי למנוע מחלוקת בין ה-JTAG מאסטרים, ה-USB-Blaster המוטבע מושבת אוטומטית כאשר אתה מחבר USB-Blaster חיצוני ל-JTAG שרשרת דרך ה-JTAG כותרת שרשרת.
תכנות FPGA באמצעות EPCQ
מכשיר ה-ECPQ בעלות נמוכה עם זיכרון לא נדיף כולל ממשק פשוט של שישה פינים ומקדם צורה קטן. ה-ECPQ תומך במצבי AS x1 ו-x4. כברירת מחדל, ללוח זה יש הגדרת סכימת תצורה של FPP. על מנת להגדיר את ערכת התצורה למצב AS, יש לבצע עיבוד מחדש של הנגדים. הגדר את הגדרת MSEL באמצעות מתג MSEL DIP (SW1) כדי לשנות את ערכת התצורה.
איור 2-5 מציג את הקשר בין ה-EPCQ ל-Cyclone VE FPGA.
איור 2–5. תצורת EPCQ
רכיבי סטטוס
לוח הפיתוח כולל נוריות מצב. סעיף זה מתאר את מרכיבי המצב.
טבלה 2-7 מפרטת את ההפניות, השמות והתיאורים הפונקציונליים של לוח LED.
טבלה 2-7. נוריות נוריות ספציפיות ללוח (חלק 1 מתוך 2)
| לוּחַ הַפנָיָה | סכימתי אוֹת שֵׁם | I/O תֶקֶן | תֵאוּר |
| D35 | כּוֹחַ | 5.0-v | LED כחול. מואר כאשר מתח 5.0 וולט פעיל. |
| D19 | MAX_CONF_DONEנ | 2.5-v | LED ירוק. מואר כאשר ה-FPGA מוגדר בהצלחה. מונע על ידי בקר המערכת MAX V CPLD 5M2210. |
|
D17 |
MAX_ERROR |
2.5-v |
LED אדום. נדלק כאשר בקר המערכת MAX V CPLD 5M2210 לא מצליח להגדיר את ה-FPGA. מונע על ידי בקר המערכת MAX V CPLD 5M2210. |
|
D18 |
עומס מירבי |
2.5-v |
LED ירוק. מואר כאשר בקר המערכת MAX V CPLD 5M2210 מגדיר באופן פעיל את ה-FPGA. מונע על ידי בקר המערכת MAX V CPLD 5M2210. |
| D25
D26 D27 |
PGM_LED[0]
PGM_LED[1] PGM_LED[2] |
2.5-v |
לדים ירוקים. מואר כדי לציין איזה דף חומרה נטען מזיכרון הבזק כאשר אתה לוחץ על לחצן הלחיצה PGM_SEL. |
טבלה 2-7. נוריות נוריות ספציפיות ללוח (חלק 2 מתוך 2)
| לוּחַ הַפנָיָה | סכימתי אוֹת שֵׁם | I/O תֶקֶן | תֵאוּר |
| D11, D12
D13, D14 |
JTAG_RX, JTAG_TX
SC_RX, SC_TX |
2.5-v | לדים ירוקים. מואר לציון פעילויות קליטה ושידור של USB-Blaster II. |
| D1 | ENETA_LED_TX | 2.5-v | LED ירוק. מואר לציון פעילות שידור Ethernet PHY. מונע על ידי Marvell 88E1111 PHY. |
| D2 | ENETA_LED_RX | 2.5-v | LED ירוק. מואר כדי לציין פעילות קליטה של Ethernet PHY. מונע על ידי Marvell 88E1111 PHY. |
| D5 | ENETA_LED_LINK10 | 2.5-v | LED ירוק. מואר לציון אתרנט מקושר במהירות חיבור של 10 Mbps. מונע על ידי Marvell 88E1111 PHY. |
| D4 | ENETA_LED_LINK100 | 2.5-v | LED ירוק. מואר לציון אתרנט מקושר במהירות חיבור של 100 Mbps. מונע על ידי Marvell 88E1111 PHY. |
| D3 | ENETA_LED_LINK1000 | 2.5-v | LED ירוק. מואר לציון אתרנט מקושר במהירות חיבור של 1000 Mbps. מונע על ידי Marvell 88E1111 PHY. |
| D19 | ENETB_LED_TX | 2.5-v | LED ירוק. מואר לציון פעילות שידור Ethernet PHY B. מונע על ידי Marvell 88E1111 PHY. |
| D22 | ENETB_LED_RX | 2.5-v | LED ירוק. מואר כדי לציין פעילות קליטה של Ethernet PHY B. מונע על ידי Marvell 88E1111 PHY. |
| D24 | ENETB_LED_LINK10 | 2.5-v | LED ירוק. מואר לציון Ethernet B מקושר במהירות חיבור של 10 Mbps. מונע על ידי Marvell 88E1111 PHY. |
| D20 | ENETB_LED_LINK100 | 2.5-v | LED ירוק. מואר לציון Ethernet B מקושר במהירות חיבור של 100 Mbps. מונע על ידי Marvell 88E1111 PHY. |
| D21 | ENETB_LED_LINK1000 | 2.5-v | LED ירוק. מואר לציון Ethernet B מקושר במהירות חיבור של 1000 Mbps. מונע על ידי Marvell 88E1111 PHY. |
| D15, D16 | USB_UART_TX_TOGGLE, USB_UART_RX_TOGGLE | 2.5-v | LED ירוק. מואר כדי לציין פעילויות קבלה ושידור של USB_UART. |
| D23, D24 | UART_RXD_LED, UART_TXD_LED | 2.5-v | LED ירוק. מואר כדי לציין פעילויות קבלה ושידור של UART. |
|
D3 |
HSMA_PRSNTn |
3.3-v |
LED ירוק. מואר כאשר ליציאת HSMC יש לוח או כבל מחוברים כך שפין 160 הופך להיות מוארק. מונע על ידי כרטיס התוספת. |
רכיבי התקנה
לוח הפיתוח כולל כמה סוגים שונים של רכיבי הגדרה. סעיף זה מתאר את רכיבי ההגדרה הבאים:
- מתג DIP הגדרות לוח
- JTAG הגדרות מתג DIP
- כפתור איפוס מעבד
- לחצן איפוס MAX V
- לחצן תצורת תוכנית
- לחצן בחירת תוכנית
למידע נוסף על הגדרות ברירת המחדל של מתגי DIP, עיין במדריך למשתמש של ערכת פיתוח Cyclone VE FPGA.
הגדרות לוח DIP Switch
מתג ה-DIP של הגדרות הלוח (SW4) שולט בתכונות שונות הספציפיות ללוח ובעיצוב ההיגיון של בקר המערכת MAX V CPLD 5M2210. טבלה 2–8 מפרטת את בקרות המתגים והתיאורים.
טבלה 2-8. הגדרות לוח בקרות מתג DIP
| מֶתֶג | סכימתי אוֹת שֵׁם | תֵאוּר |
| 1 |
CLK_SEL |
ON : בחר שעון מתנד הניתן לתכנות
OFF : בחר שעון קלט SMA |
| 2 |
CLK_ENABLE |
ON : השבת את המתנד המובנה
OFF: אפשר מתנד מובנה |
| 3 |
FACTORY_LOAD |
ON: טען את עיצוב המשתמש מהפלאש בעת הפעלתו
כבוי: טען את עיצוב היצרן מהפלאש בעת הפעלתו |
|
4 |
מצב ביטחון |
מופעל: USB-Blaster II משובץ שולח פקודת FACTORY בעת הפעלה.
OFF: Embedded USB-Blaster II לא שולח פקודת FACTORY בעת הפעלה. |
JTAG מתג DIP בקרת שרשרת
ה- J.TAG מתג DIP בקרת שרשרת (SW2) מסיר או כולל התקנים ב-J הפעילTAG שַׁרשֶׁרֶת. ה-Cyclone VE FPGA נמצא תמיד ב-JTAG שַׁרשֶׁרֶת. טבלה 2-9 מפרטת את בקרות המתג ואת התיאורים שלה.
טבלה 2-9. יTAG מתג DIP בקרת שרשרת
| מֶתֶג | סכימתי אוֹת שֵׁם | תֵאוּר |
| 1 |
5M2210_JTAG_EN |
מופעל: עוקף את בקר המערכת MAX V CPLD 5M2210
כבוי: בקר מערכת MAX V CPLD 5M2210 בתוך השרשרת |
| 2 |
HSMC_JTAG_EN |
מופעל: עוקף את יציאת HSMC
כבוי: יציאת HSMC בתוך השרשרת |
| 3 |
FAN_FORCE_ON |
מופעל: אפשר מאוורר
כבוי: השבת את המאוורר |
| 4 | שָׁמוּר | שָׁמוּר |
לחצן איפוס מעבד
לחצן הלחיצה לאיפוס המעבד, CPU_RESETn (S4), הוא קלט לפין Cyclone VE FPGA DEV_CLRn והוא קלט/פלט עם ניקוז פתוח מבקר המערכת MAX V CPLD. כפתור לחיצה זה הוא ברירת המחדל של איפוס עבור לוגיקה FPGA ו-CPLD. בקר המערכת MAX V CPLD 5M2210 מניע גם את לחצן הלחיצה הזה במהלך איפוס הפעלה (POR).
לחצן MAX V איפוס
לחצן הלחיצה לאיפוס MAX V, MAX_RESETn (S3), הוא קלט לבקר המערכת MAX V CPLD 5M2210. כפתור לחיצה זה הוא איפוס ברירת המחדל עבור הלוגיקה של CPLD.
לחצן תצורת תוכנית
לחצן הלחיצה של תצורת התוכנית, PGM_CONFIG (S1), הוא קלט לבקר המערכת MAX V CPLD 5M2210. קלט זה מאלץ תצורה מחדש של FPGA מזיכרון ההבזק. המיקום בזיכרון הפלאש מבוסס על ההגדרות של PGM_LED[2:0], אשר נשלטת על ידי לחצן בחירת התוכנית, PGM_SEL. הגדרות חוקיות כוללות PGM_LED0, PGM_LED1 או PGM_LED2 בשלושת הדפים בזיכרון הבזק השמורים לעיצובי FPGA.
לחצן בחירה בתוכנית
לחצן בחירת התוכנית, PGM_SEL (S2), הוא קלט לבקר המערכת MAX V CPLD 5M2210. כפתור לחיצה זה מחליף את רצף PGM_LED[2:0]הבוחר באיזה מיקום בזיכרון ההבזק נעשה שימוש להגדרת ה-FPGA. עיין בטבלה 2-6 עבור הגדרות רצף PGM_LED[2:0].
מעגל שעון
סעיף זה מתאר את כניסות ויציאות השעון של הלוח.
מתנדים על הסיפון
לוח הפיתוח כולל מתנדים בתדר של 50 מגה-הרץ, 100 מגה-הרץ ומתנד הניתן לתכנות.
איור 2-6 מציג את תדרי ברירת המחדל של כל השעונים החיצוניים העוברים ללוח הפיתוח של Cyclone VE FPGA.
איור 2–6. שעוני לוח פיתוח Cyclone VE FPGA
טבלה 2-10 מפרטת את המתנדים, תקן ה-I/O שלו וכרךtagזה נדרש עבור מועצת הפיתוח.
טבלה 2-10. מתנדים על הסיפון
| מָקוֹר | סכימתי אוֹת שֵׁם | תֶדֶר | I/O תֶקֶן | ציקלון VE מספר PIN של FPGA | בַּקָשָׁה |
| U4 | CLKIN_50_FPGA_TOP | 50.000 מגה-הרץ | חד פעמי | L14 | קצה עליון וימני |
| CLKIN_50_FPGA_RIGHT | P22 | ||||
| X3 | CLK_CONFIG | 100.000 מגה-הרץ | CMOS 2.5V | — | תצורת FPGA מהירה |
|
X1 ו-U3 (מאגר) |
DIFF_CLKIN_TOP_125_P |
125.000 מגה-הרץ |
LVDS |
L15 |
קצה עליון ותחתון |
| DIFF_CLKIN_TOP_125_N | K15 | ||||
| DIFF_CLKIN_BOT_125_P | AB17 | ||||
| DIFF_CLKIN_BOT_125_N | AB18 |
קלט/פלט שעון מחוץ ללוח
ללוח הפיתוח יש שעוני קלט ופלט שניתן להניע על הלוח. ניתן לתכנת את שעוני הפלט לרמות שונות ולתקני I/O בהתאם למפרט של מכשיר ה-FPGA.
טבלה 2-11 מפרטת את כניסות השעון עבור לוח הפיתוח.
טבלה 2-11. כניסות שעון מחוץ ללוח
|
מָקוֹר |
אות סכמטי שֵׁם |
I/O תֶקֶן |
צִיקלוֹן V E פין FPGA
מִספָּר |
תֵאוּר |
| SMA | CLKIN_SMA_P | LVDS | — | קלט למאגר מאוורר LVDS. |
| CLKIN_SMA_N | LVDS | — | ||
| Samtec HSMC | HSMA_CLK_IN0 | 2.5-v | AB16 | קלט חד-קצה מכבל או לוח HSMC המותקן. |
| Samtec HSMC | HSMA_CLK_IN_P1 | LVDS/2.5-V | AB14 | קלט LVDS מכבל או לוח HSMC המותקן. יכול גם לתמוך ב-2x כניסות LVTTL. |
| HSMA_CLK_IN_N1 | LVDS/LVTTL | AC14 | ||
| Samtec HSMC | HSMA_CLK_IN_P2 | LVDS/LVTTL | Y15 | קלט LVDS מכבל או לוח HSMC המותקן. יכול גם לתמוך ב-2x כניסות LVTTL. |
| HSMA_CLK_IN_N2 | LVDS/LVTTL | AA15 |
טבלה 2–12 מפרטת את יציאות השעון עבור לוח הפיתוח.
טבלה 2–12. יציאות שעון מחוץ ללוח
|
מָקוֹר |
אות סכמטי שֵׁם |
I/O תֶקֶן |
צִיקלוֹן V E פין FPGA
מִספָּר |
תֵאוּר |
| Samtec HSMC | HSMA_CLK_OUT0 | CMOS 2.5V | AJ14 | פלט FPGA CMOS (או GPIO) |
| Samtec HSMC | HSMA_CLK_OUT_P1 | LVDS/2.5V CMOS | AE22 | פלט LVDS. יכול גם לתמוך ב-2x יציאות CMOS. |
| HSMA_CLK_OUT_N1 | LVDS/2.5V CMOS | AF23 | ||
| Samtec HSMC | HSMA_CLK_OUT_P2 | LVDS/2.5V CMOS | AG23 | פלט LVDS. יכול גם לתמוך ב-2x יציאות CMOS. |
| HSMA_CLK_OUT_N2 | LVDS/2.5V CMOS | AH22 | ||
| SMA | CLKOUT_SMA | CMOS 2.5V | F9 | פלט FPGA CMOS (או GPIO) |
קלט/פלט משתמש כללי
סעיף זה מתאר את ממשק ה-I/O של המשתמש ל-FPGA, כולל כפתורי הלחיצה, מתגי ה-DIP, נוריות ה-LED ו-LCD עם תווים.
כפתורי לחיצה בהגדרת משתמש
לוח הפיתוח כולל שלושה כפתורי לחיצה המוגדרים על ידי המשתמש. למידע על המערכת ולחצני איפוס בטוח, עיין ב"רכיבי התקנה" בעמודים 2–16. הפניות ללוח S5, S6, S7 ו-S8 הם כפתורי לחיצה לשליטה בעיצובי ה-FPGA הנטענים בהתקן Cyclone VE FPGA. כאשר אתה לוחץ לחיצה ארוכה על המתג, סיכת ההתקן מוגדרת ללוגיקה 0; כאשר אתה משחרר את המתג, סיכת ההתקן מוגדרת ללוגיקה 1. אין פונקציות ספציפיות ללוח עבור לחצני הלחיצה הכלליים הללו של המשתמש.
טבלה 2–13 מפרטת את שמות האותות הסכמטיים של כפתורי הלחיצה המוגדרים על ידי המשתמש ומספרי הסיכה המתאימים שלהם Cyclone VE FPGA.
טבלה 2–13. שמות ופונקציות של אותות סכמטיים בהגדרת משתמש
| לוּחַ הַפנָיָה | סכימתי אוֹת שֵׁם | פין Cyclone VE FPGA מִספָּר | I/O תֶקֶן |
| S5 | USER_PB0 | AB12 | 2.5-v |
| S6 | USER_PB1 | AB13 | 2.5-v |
| S7 | USER_PB2 | AF13 | 2.5-v |
| S8 | USER_PB3 | AG12 | 2.5-v |
מתג DIP בהגדרת משתמש
התייחסות ללוח SW3 הוא מתג DIP עם ארבעה פינים. מתג זה מוגדר על ידי המשתמש ומספק בקרת קלט FPGA נוספת. כאשר המתג נמצא במצב OFF, נבחר לוגי 1. כאשר המתג נמצא במצב ON, נבחר 0 לוגי. אין פונקציות ספציפיות ללוח עבור מתג זה.
טבלה 2-14 מפרטת את שמות האותות הסכמטיים של מתג DIP המוגדרים על ידי המשתמש ומספרי הסיכה המתאימים שלהם Cyclone VE FPGA.
טבלה 2–14. שמות ופונקציות של אותות סכמטיים בהגדרת משתמש
| לוּחַ הַפנָיָה | סכימתי אוֹת שֵׁם | פין Cyclone VE FPGA מִספָּר | I/O תֶקֶן |
| S5 | USER_PB0 | AB12 | 2.5-v |
| S6 | USER_PB1 | AB13 | 2.5-v |
| S7 | USER_PB2 | AF13 | 2.5-v |
| S8 | USER_PB3 | AG12 | 2.5-v |
נוריות בהגדרת משתמש
לוח הפיתוח כולל נוריות LED כלליות ו-HSMC המוגדרות על ידי המשתמש. סעיף זה מתאר את כל הנוריות המוגדרות על ידי המשתמש. למידע על נוריות נוריות ספציפיות ללוח או מצב, עיין ב"רכיבי סטטוס" בעמודים 2-15.
נוריות כלליות
הפניות ללוח D28 עד D31 הן ארבע נוריות LED המוגדרות על ידי המשתמש. אותות הסטטוס ואיתור הבאגים מונעים לנורות ה-LED מהעיצובים הטעונים ל-Cyclone VE FPGA. הנעה של 0 לוגי ביציאת ה-I/O מפעילה את ה-LED בעוד שהנעת לוגי 1 מכבה את ה-LED. אין פונקציות ספציפיות ללוח עבור נוריות LED אלה.
טבלה 2–15 מפרטת את שמות האותות הסכמטיים הכלליים של LED ומספרי הסיכה המתאימים שלהם Cyclone VE FPGA.
טבלה 2-15. שמות ופונקציות של אותות סכמטיים של LED כללי
| לוּחַ הַפנָיָה | סכימתי שם אות | ציקלון VE FPGA מספר PIN | I/O תֶקֶן |
| D28 | USER_LED0 | AK3 | 2.5-v |
| D29 | USER_LED1 | AJ4 | 2.5-v |
| D30 | USER_LED2 | AJ5 | 2.5-v |
| D31 | USER_LED3 | AK6 | 2.5-v |
נוריות HSMC
הפניות ללוח D20 ו-D21 הן נוריות LED עבור יציאת HSMC. אין פונקציות ספציפיות ללוח עבור נוריות ה-HSMC. הנוריות מסומנות TX ו-RX, ונועדו להציג את זרימת הנתונים אל ומכרטיסי הבת המחוברים. הנוריות מונעות על ידי התקן Cyclone VE FPGA.
טבלה 2–16 מפרטת את שמות האותות הסכמטיים של HSMC LED ומספרי הסיכה המתאימים שלהם Cyclone VE FPGA.
טבלה 2–16. שמות ופונקציות של אותות סכמטיים של HSMC LED
| לוּחַ הַפנָיָה | סכימתי שם אות | פין Cyclone VE FPGA מִספָּר | I/O תֶקֶן |
| D1 | HSMC_RX_LED | AH12 | 2.5-v |
| D2 | HSMC_TX_LED | AH11 | 2.5-v |
LCD עם דמות
לוח הפיתוח כולל כותרת דו-שורה יחידה בעלת 14 פינים בגובה 0.1 אינץ', המתממשקת ל-LCD של 2 שורות × 16 תווים Lumex. ל-LCD התווים יש שקע בעל 14 פינים שמתחבר ישירות לראש 14 פינים של הלוח, כך שניתן להסירו בקלות לצורך גישה לרכיבים מתחת לתצוגה. אתה יכול גם להשתמש בכותרת לניפוי באגים או למטרות אחרות.
טבלה 2–17 מסכמת את הקצאות ה-LCD של ה-PIN. שמות האותות והכיוונים הם ביחס להתקן Cyclone VE FPGA.
טבלה 2–17. הקצאות פינים של תווים LCD, שמות אותות סכמטיים ופונקציות
| לוּחַ הפניה (J14) | שם אות סכמטי | ציקלון VE FPGA מספר PIN | I/O תֶקֶן | תֵאוּר |
| 7 | LCD_DATA0 | AJ7 | 2.5-v | אפיק נתונים LCD |
| 8 | LCD_DATA1 | AK7 | 2.5-v | אפיק נתונים LCD |
| 9 | LCD_DATA2 | AJ8 | 2.5-v | אפיק נתונים LCD |
| 10 | LCD_DATA3 | AK8 | 2.5-v | אפיק נתונים LCD |
| 11 | LCD_DATA4 | AF9 | 2.5-v | אפיק נתונים LCD |
| 12 | LCD_DATA5 | AG9 | 2.5-v | אפיק נתונים LCD |
| 13 | LCD_DATA6 | AH9 | 2.5-v | אפיק נתונים LCD |
| 14 | LCD_DATA7 | AJ9 | 2.5-v | אפיק נתונים LCD |
טבלה 2–17. הקצאות פינים של תווים LCD, שמות אותות סכמטיים ופונקציות
| לוּחַ הפניה (J14) | שם אות סכמטי | ציקלון VE FPGA מספר PIN | I/O תֶקֶן | תֵאוּר |
| 4 | LCD_D_Cn | AK11 | 2.5-v | בחירת נתוני LCD או פקודה |
| 5 | LCD_Wen | AK10 | 2.5-v | הפעלת כתיבה ב-LCD |
| 6 | LCD_CSn | AJ12 | 2.5-v | בחירת שבב LCD |
טבלה 2-18 מפרטת את הגדרות פיני ה-LCD, והיא קטע מגיליון הנתונים של Lumex.
טבלה 2–18. הגדרות ופונקציות פינים של LCD
| פִּין מִספָּר | סֵמֶל | רָמָה | פוּנקצִיָה | |
| 1 | VDD | — |
ספק כוח |
5 וולט |
| 2 | VSS | — | GND (0 V) | |
| 3 | V0 | — | עבור כונן LCD | |
|
4 |
RS |
ח / ל |
רישום בחירת אות H: קלט נתונים
L: קלט הוראות |
|
| 5 | R/W | ח / ל | H: קריאת נתונים (מודול ל-MPU)
L: כתיבת נתונים (MPU למודול) |
|
| 6 | E | ח, ח עד ל | לְאַפשֵׁר | |
| 7–14 | DB0–DB7 | ח / ל | אפיק נתונים - מצב 4 סיביות או 8 סיביות הניתן לבחירה בתוכנה | |
למידע נוסף כגון תזמון, מפות תווים, הנחיות ממשק ותיעוד קשור אחר, בקר www.lumex.com.
ניפוי באגים בכותרת
לוח פיתוח זה כולל שתי כותרות ניפוי באגים בגודל 2×8 למטרות ניפוי באגים. ה-FPGA I/Os מנותבים ישירות לכותרת לבדיקת עיצוב, איתור באגים או אימות מהיר.
טבלה 2–19 מסכמת את הקצאות ה-PIN של כותרת ניפוי הבאגים, שמות האותות והפונקציות.
טבלה 2–19. ניפוי באגים בהקצאות סיכות של כותרות, שמות סכמטיים של אותות ופונקציות (חלק 1 מתוך 2)
| לוּחַ הַפנָיָה | אות סכמטי שֵׁם | ציקלון VE FPGA מספר PIN | I/O תֶקֶן | תֵאוּר |
| לְנַפּוֹת כותרת עליונה (J15) | ||||
| 1 | HEADER_D0 | H21 | 1.5-v | אות חד-קצה למטרות ניפוי באגים בלבד |
| 5 | HEADER_D1 | G21 | 1.5-v | אות חד-קצה למטרות ניפוי באגים בלבד |
| 9 | HEADER_D2 | G22 | 1.5-v | אות חד-קצה למטרות ניפוי באגים בלבד |
| 13 | HEADER_D3 | E26 | 1.5-v | אות חד-קצה למטרות ניפוי באגים בלבד |
| 4 | HEADER_D4 | E25 | 1.5-v | אות חד-קצה למטרות ניפוי באגים בלבד |
| 8 | HEADER_D5 | C27 | 1.5-v | אות חד-קצה למטרות ניפוי באגים בלבד |
| 12 | HEADER_D6 | C26 | 1.5-v | אות חד-קצה למטרות ניפוי באגים בלבד |
טבלה 2–19. ניפוי באגים בהקצאות סיכות של כותרות, שמות סכמטיים של אותות ופונקציות (חלק 2 מתוך 2)
| לוּחַ הַפנָיָה | אות סכמטי שֵׁם | ציקלון VE FPGA מספר PIN | I/O תֶקֶן | תֵאוּר |
| 16 | HEADER_D7 | B27 | 1.5-v | אות חד-קצה למטרות ניפוי באגים בלבד |
| לְנַפּוֹת כותרת עליונה (J16) | ||||
| 1 ו-2 | HEADER_P0 ו-HEADER_N0 | H25 ו-H26 | 2.5-v | אותות פסאודו-דיפרנציאליים למטרות ניפוי באגים בלבד |
| 3 ו-4 | HEADER_P1 ו
HEADER_N1 |
P20 ו-N20 | 2.5-v | אותות פסאודו-דיפרנציאליים למטרות ניפוי באגים בלבד |
| 7 ו-8 | HEADER_P2 ו-HEADER_N2 | J22 ו- J23 | 2.5-v | אותות פסאודו-דיפרנציאליים למטרות ניפוי באגים בלבד |
| 9 ו-10 | HEADER_P3 ו-HEADER_N3 | D28 ו-D29 | 2.5-v | אותות פסאודו-דיפרנציאליים למטרות ניפוי באגים בלבד |
| 13 ו-14 | HEADER_P4 ו-HEADER_N4 | E27 ו-D27 | 2.5-v | אותות פסאודו-דיפרנציאליים למטרות ניפוי באגים בלבד |
| 15 ו-16 | HEADER_P5 ו-HEADER_N5 | H24 ו-J25 | 2.5-v | אותות פסאודו-דיפרנציאליים למטרות ניפוי באגים בלבד |
רכיבים וממשקים
סעיף זה מתאר את יציאות התקשורת וכרטיסי הממשק של לוח הפיתוח ביחס להתקן Cyclone VE FPGA. לוח הפיתוח תומך ביציאות התקשורת הבאות:
- RS-232 טורי UART
- 10/100/1000 אתרנט
- HSMC
- USB UART
10/100/1000 אתרנט
לוח הפיתוח תומך בשני 10/100/1000 base-T Ethernet באמצעות שני פונקציות חיצוניות של Marvell 88E1111 PHY ו-Altera Triple-Speed Ethernet MegaCore MAC. ממשקי PHY ל-MAC משתמשים בממשק RGMII. יש לספק את פונקציית ה-MAC ב-FPGA עבור יישומי רשת טיפוסיים. ה-Marvell 88E1111 PHY משתמש במסילות מתח של 2.5 וולט ו-1.0 וולט ודורש שעון ייחוס של 25 מגה-הרץ המונע מתנד ייעודי. ה-PHY מתממשק לדגם RJ45 עם מגנטיות פנימית שיכולה לשמש להנעת קווי נחושת עם תעבורת Ethernet.
איור 2–7 מציג את ממשק RGMII בין ה-FPGA (MAC) ל-Marvell 88E1111 PHY.
איור 2–7. ממשק RGMII בין FPGA (MAC) ל-Marvell 88E1111 PHY
טבלה 2-20 מפרטת את הקצאות ה-PIN של ממשק Ethernet PHY
טבלה 2-20. הקצאות פינים של Ethernet PHY, שמות אותות ופונקציות (חלק 1 מתוך 3)
| לוּחַ הַפנָיָה | אות סכמטי שֵׁם | ציקלון VE FPGA מספר PIN | I/O תֶקֶן | תֵאוּר |
| 16 | HEADER_D7 | B27 | 1.5-v | אות חד-קצה למטרות ניפוי באגים בלבד |
| לְנַפּוֹת כותרת עליונה (J16) | ||||
| 1 ו-2 | HEADER_P0 ו-HEADER_N0 | H25 ו-H26 | 2.5-v | אותות פסאודו-דיפרנציאליים למטרות ניפוי באגים בלבד |
| 3 ו-4 | HEADER_P1 ו
HEADER_N1 |
P20 ו-N20 | 2.5-v | אותות פסאודו-דיפרנציאליים למטרות ניפוי באגים בלבד |
| 7 ו-8 | HEADER_P2 ו-HEADER_N2 | J22 ו- J23 | 2.5-v | אותות פסאודו-דיפרנציאליים למטרות ניפוי באגים בלבד |
| 9 ו-10 | HEADER_P3 ו-HEADER_N3 | D28 ו-D29 | 2.5-v | אותות פסאודו-דיפרנציאליים למטרות ניפוי באגים בלבד |
| 13 ו-14 | HEADER_P4 ו-HEADER_N4 | E27 ו-D27 | 2.5-v | אותות פסאודו-דיפרנציאליים למטרות ניפוי באגים בלבד |
| 15 ו-16 | HEADER_P5 ו-HEADER_N5 | H24 ו-J25 | 2.5-v | אותות פסאודו-דיפרנציאליים למטרות ניפוי באגים בלבד |
טבלה 2-20. הקצאות פינים של Ethernet PHY, שמות אותות ופונקציות (חלק 2 מתוך 3)
| לוּחַ הַפנָיָה | סכימתי אוֹת שֵׁם | ציקלון VE FPGA מספר PIN | I/O תֶקֶן | תֵאוּר |
| 33 | ENETA_MDI_P1 | — | CMOS 2.5V | ממשק תלוי מדיה |
| 34 | ENETA_MDI_N1 | — | CMOS 2.5V | ממשק תלוי מדיה |
| 39 | ENETA_MDI_P2 | — | CMOS 2.5V | ממשק תלוי מדיה |
| 41 | ENETA_MDI_N2 | — | CMOS 2.5V | ממשק תלוי מדיה |
| 42 | ENETA_MDI_P3 | — | CMOS 2.5V | ממשק תלוי מדיה |
| 43 | ENETA_MDI_N3 | — | CMOS 2.5V | ממשק תלוי מדיה |
| אתרנט PHY B (U11) | ||||
| 8 | ENETB_GTX_CLK | E28 | CMOS 2.5V | שעון שידור RGMII 125-MHz |
| 23 | ENETB_INTN | K22 | CMOS 2.5V | הפסקת אוטובוס ההנהלה |
| 60 | ENETB_LED_DUPLEX | — | CMOS 2.5V | LED דופלקס או התנגשות. לא בשימוש |
| 70 | ENETB_LED_DUPLEX | — | CMOS 2.5V | LED דופלקס או התנגשות. לא בשימוש |
| 76 | ENETB_LED_LINK10 | — | CMOS 2.5V | LED קישור 10 מגה-בייט |
| 74 | ENETB_LED_LINK100 | — | CMOS 2.5V | LED קישור 100 מגה-בייט |
| 73 | ENETB_LED_LINK1000 | — | CMOS 2.5V | LED קישור 1000 מגה-בייט |
| 58 | ENETB_LED_RX | — | CMOS 2.5V | LED פעיל לנתוני RX |
| 69 | ENETB_LED_RX | — | CMOS 2.5V | LED פעיל לנתוני RX |
| 68 | ENETB_LED_TX | — | CMOS 2.5V | LED פעיל של נתוני TX |
| 25 | ENETB_MDC | A29 | CMOS 2.5V | שעון נתונים של אפיק ניהול |
| 24 | ENETB_MDIO | L23 | CMOS 2.5V | נתוני אוטובוס ניהול |
| 28 | ENETB_RESETN | M21 | CMOS 2.5V | איפוס המכשיר |
| 2 | ENETB_RX_CLK | R23 | CMOS 2.5V | שעון קבלת RGMII |
| 95 | ENETB_RX_D0 | F25 | CMOS 2.5V | אוטובוס נתונים RGMII |
| 92 | ENETB_RX_D1 | F26 | CMOS 2.5V | אוטובוס נתונים RGMII |
| 93 | ENETB_RX_D2 | R20 | CMOS 2.5V | אוטובוס נתונים RGMII |
| 91 | ENETB_RX_D3 | T21 | CMOS 2.5V | אוטובוס נתונים RGMII |
| 94 | ENETB_RX_DV | L24 | CMOS 2.5V | RGMII קבלת נתונים חוקיים |
| 11 | ENETB_TX_D0 | F29 | CMOS 2.5V | אוטובוס נתונים לשידור RGMII |
| 12 | ENETB_TX_D1 | D30 | CMOS 2.5V | אוטובוס נתונים לשידור RGMII |
| 14 | ENETB_TX_D2 | C30 | CMOS 2.5V | אוטובוס נתונים לשידור RGMII |
| 16 | ENETB_TX_D3 | F28 | CMOS 2.5V | אוטובוס נתונים לשידור RGMII |
| 9 | ENETB_TX_EN | B29 | CMOS 2.5V | הפעלת שידור RGMII |
| 55 | ENETB_XTAL_25MHZ | — | CMOS 2.5V | שעון שידור RGMII 25-MHz |
| 29 | ENETB_MDI_P0 | — | CMOS 2.5V | ממשק תלוי מדיה |
| 31 | ENETB_MDI_N0 | — | CMOS 2.5V | ממשק תלוי מדיה |
| 33 | ENETB_MDI_P1 | — | CMOS 2.5V | ממשק תלוי מדיה |
| 34 | ENETB_MDI_N1 | — | CMOS 2.5V | ממשק תלוי מדיה |
| 39 | ENETB_MDI_P2 | — | CMOS 2.5V | ממשק תלוי מדיה |
| 41 | ENETB_MDI_N2 | — | CMOS 2.5V | ממשק תלוי מדיה |
טבלה 2-20. הקצאות פינים של Ethernet PHY, שמות אותות ופונקציות (חלק 3 מתוך 3)
| לוּחַ הַפנָיָה | סכימתי אוֹת שֵׁם | ציקלון VE FPGA מספר PIN | I/O תֶקֶן | תֵאוּר |
| 42 | ENETB_MDI_P3 | — | CMOS 2.5V | ממשק תלוי מדיה |
| 43 | ENETB_MDI_N3 | — | CMOS 2.5V | ממשק תלוי מדיה |
HSMC
- לוח הפיתוח תומך בממשק HSMC. ממשק HSMC תומך בממשק SPI4.2 מלא (17 ערוצי LVDS), שלושה שעוני כניסה ופלט, וכן JTAG ואותות SMB. ניתן להשתמש בערוצי LVDS עבור איתות CMOS או LVDS.
- ה-HSMC הוא מפרט פתוח שפותח על ידי Altera, המאפשר להרחיב את הפונקציונליות של לוח הפיתוח באמצעות הוספת כרטיסי בת (HSMC).
- למידע נוסף על מפרט HSMC כגון תקני איתות, שלמות האות, מחברים תואמים ומידע מכני, עיין במדריך מפרט כרטיס הביניים המהיר (HSMC).
- למחבר HSMC יש סה"כ 172 פינים, כולל 120 פיני אות, 39 פיני חשמל ו-13 פינים הארקה. פיני ההארקה ממוקמים בין שתי השורות של פיני האות והכוח, ופועלים הן כמגן והן כמתייחס. מחבר המארח HSMC מבוסס על משפחת ה-QSH/QTH בגובה 0.5 מ"מ של מחברי לוח-ללוח במהירות גבוהה מבית Samtec. ישנם שלושה בנקים במחבר הזה. בבנק 1 הוסר כל פין שלישי כפי שנעשה בסדרת QSH-DP/QTH-DP. בבנק 2 ובבנק 3 יש את כל הפינים מאוכלסים כפי שנעשה בסדרת QSH/QTH. מכיוון שלוח הפיתוח של Cyclone VE FPGA אינו לוח משדר, פיני המשדר של ה-HSMC אינם מחוברים להתקן Cyclone VE FPGA.
איור 2-8 מציג את סידור האותות בבנק ביחס לשלושת הבנקים של מחבר Samtec.
איור 2–8. HSMC אותות ודיאגרמת בנק
לממשק HSMC יש פיני קלט/פלט דו-כיווני שניתן להשתמש בהם כ-2.5-V LVCMOS, שהוא תואם 3.3-V LVTTL. פינים אלה יכולים לשמש גם כתקני קלט/פלט דיפרנציאליים שונים כולל, אך לא רק, LVDS, mini-LVDS ו-RSDS עם עד 17 ערוצים דופלקס מלא.
כפי שצוין במדריך מפרט כרטיס הביניים המהיר (HSMC), תקני LVDS ותקני קלט/פלט חד-קצה מובטחים לפעול רק כאשר הם מעורבים לפי ה-Pin-out הגנרי חד-קצה או פין דיפרנציאלי גנרי.
טבלה 2-21 מפרטת את הקצאות פינים של ממשק HSMC, שמות האותות והפונקציות.
טבלה 2-21. הקצאות פינים של ממשק HSMC, שמות סכמטיים של אותות ופונקציות (חלק 1 מתוך 3)
| לוּחַ הפניה (J7) |
סכימתי אוֹת שֵׁם |
צִיקלוֹן V E פין FPGA
מִספָּר |
I/O תֶקֶן |
תֵאוּר |
| 33 | HSMC_SDA | AB22 | CMOS 2.5V | ניהול נתונים סדרתיים |
| 34 | HSMC_SCL | AC22 | CMOS 2.5V | שעון סדרתי ניהול |
| 35 | JTAG_TCK | AC7 | CMOS 2.5V | JTAG אות שעון |
| 36 | HSMC_JTAG_TMS | — | CMOS 2.5V | JTAG אות בחירת מצב |
| 37 | HSMC_JTAG_TDO | — | CMOS 2.5V | JTAG פלט נתונים |
| 38 | JTAC_FPGA_TDO_RETIMER | — | CMOS 2.5V | JTAG קלט נתונים |
| 39 | HSMC_CLK_OUT0 | AJ14 | CMOS 2.5V | שעון CMOS ייעודי |
| 40 | HSMC_CLK_IN0 | AB16 | CMOS 2.5V | שעון CMOS ייעודי |
| 41 | HSMC_D0 | AH10 | CMOS 2.5V | סיבי קלט/פלט CMOS ייעודי 0 |
| 42 | HSMC_D1 | AJ10 | CMOS 2.5V | סיבי קלט/פלט CMOS ייעודי 1 |
| 43 | HSMC_D2 | Y13 | CMOS 2.5V | סיבי קלט/פלט CMOS ייעודי 2 |
| 44 | HSMC_D3 | AA14 | CMOS 2.5V | סיבי קלט/פלט CMOS ייעודי 3 |
| 47 | HSMC_TX_D_P0 | AK27 | LVDS או 2.5-V | LVDS TX bit 0 או CMOS bit 4 |
| 48 | HSMC_RX_D_P0 | Y16 | LVDS או 2.5-V | LVDS RX bit 0 או CMOS bit 5 |
| 49 | HSMC_TX_D_N0 | AK28 | LVDS או 2.5-V | LVDS TX bit 0n או CMOS bit 6 |
| 50 | HSMC_RX_D_N0 | AA26 | LVDS או 2.5-V | LVDS RX bit 0n או CMOS bit 7 |
| 53 | HSMC_TX_D_P1 | AJ27 | LVDS או 2.5-V | LVDS TX bit 1 או CMOS bit 8 |
| 54 | HSMC_RX_D_P1 | Y17 | LVDS או 2.5-V | LVDS RX bit 1 או CMOS bit 9 |
| 55 | HSMC_TX_D_N1 | AK26 | LVDS או 2.5-V | LVDS TX bit 1n או CMOS bit 10 |
| 56 | HSMC_RX_D_N1 | Y18 | LVDS או 2.5-V | LVDS RX bit 1n או CMOS bit 11 |
| 59 | HSMC_TX_D_P2 | AG26 | LVDS או 2.5-V | LVDS TX bit 2 או CMOS bit 12 |
| 60 | HSMC_RX_D_P2 | AA18 | LVDS או 2.5-V | LVDS RX bit 2 או CMOS bit 13 |
| 61 | HSMC_TX_D_N2 | AH26 | LVDS או 2.5-V | LVDS TX bit 2n או CMOS bit 14 |
| 62 | HSMC_RX_D_N2 | AA19 | LVDS או 2.5-V | LVDS RX bit 2n או CMOS bit 15 |
| 65 | HSMC_TX_D_P3 | AJ25 | LVDS או 2.5-V | LVDS TX bit 3 או CMOS bit 16 |
| 66 | HSMC_RX_D_P3 | Y20 | LVDS או 2.5-V | LVDS RX bit 3 או CMOS bit 17 |
| 67 | HSMC_TX_D_N3 | AK25 | LVDS או 2.5-V | LVDS TX bit 3n או CMOS bit 18 |
| 68 | HSMC_RX_D_N3 | AA20 | LVDS או 2.5-V | LVDS RX bit 3n או CMOS bit 19 |
| 71 | HSMC_TX_D_P4 | AH24 | LVDS או 2.5-V | LVDS TX bit 4 או CMOS bit 20 |
טבלה 2-21. הקצאות פינים של ממשק HSMC, שמות סכמטיים של אותות ופונקציות (חלק 2 מתוך 3)
| לוּחַ הפניה (J7) |
סכימתי אוֹת שֵׁם |
צִיקלוֹן V E פין FPGA
מִספָּר |
I/O תֶקֶן |
תֵאוּר |
| 72 | HSMC_RX_D_P4 | AA21 | LVDS או 2.5-V | LVDS RX bit 4 או CMOS bit 21 |
| 73 | HSMC_TX_D_N4 | AJ24 | LVDS או 2.5-V | LVDS TX bit 4n או CMOS bit 22 |
| 74 | HSMC_RX_D_N4 | AB21 | LVDS או 2.5-V | LVDS RX bit 4n או CMOS bit 23 |
| 77 | HSMC_TX_D_P5 | AH21 | LVDS או 2.5-V | LVDS TX bit 5 או CMOS bit 24 |
| 78 | HSMC_RX_D_P5 | AB19 | LVDS או 2.5-V | LVDS RX bit 5 או CMOS bit 25 |
| 79 | HSMC_TX_D_N5 | AJ22 | LVDS או 2.5-V | LVDS TX bit 5n או CMOS bit 26 |
| 80 | HSMC_RX_D_N5 | AC19 | LVDS או 2.5-V | LVDS RX bit 5n או CMOS bit 27 |
| 83 | HSMC_TX_D_P6 | AJ23 | LVDS או 2.5-V | LVDS TX bit 6 או CMOS bit 28 |
| 84 | HSMC_RX_D_P6 | AC21 | LVDS או 2.5-V | LVDS RX bit 6 או CMOS bit 29 |
| 85 | HSMC_TX_D_N6 | AK23 | LVDS או 2.5-V | LVDS TX bit 6n או CMOS bit 30 |
| 86 | HSMC_RX_D_N6 | AD20 | LVDS או 2.5-V | LVDS RX bit 6n או CMOS bit 31 |
| 89 | HSMC_TX_D_P7 | AK21 | LVDS או 2.5-V | LVDS TX bit 7 או CMOS bit 32 |
| 90 | HSMC_RX_D_P7 | AD19 | LVDS או 2.5-V | LVDS RX bit 7 או CMOS bit 33 |
| 91 | HSMC_TX_D_N7 | AK22 | LVDS או 2.5-V | LVDS TX bit 7n או CMOS bit 34 |
| 92 | HSMC_RX_D_N7 | AE20 | LVDS או 2.5-V | LVDS RX bit 7n או CMOS bit 35 |
| 95 | HSMC_CLK_OUT_P1 | AE22 | LVDS או 2.5-V | LVDS או CMOS clock out 1 או CMOS bit 36 |
| 96 | HSMC_CLK_IN_P1 | AB14 | LVDS או 2.5-V | שעון LVDS או CMOS ב-1 או CMOS bit 37 |
| 97 | HSMC_CLK_OUT_N1 | AF23 | LVDS או 2.5-V | LVDS או CMOS clock out 1 או CMOS bit 38 |
| 98 | HSMC_CLK_IN_N1 | AC14 | LVDS או 2.5-V | שעון LVDS או CMOS ב-1 או CMOS bit 39 |
| 101 | HSMC_TX_D_P8 | AJ20 | LVDS או 2.5-V | LVDS TX bit 8 או CMOS bit 40 |
| 102 | HSMC_RX_D_P8 | AF21 | LVDS או 2.5-V | LVDS RX bit 8 או CMOS bit 41 |
| 103 | HSMC_TX_D_N8 | AK20 | LVDS או 2.5-V | LVDS TX bit 8n או CMOS bit 42 |
| 104 | HSMC_RX_D_N8 | AG22 | LVDS או 2.5-V | LVDS RX bit 8n או CMOS bit 43 |
| 107 | HSMC_TX_D_P9 | AJ19 | LVDS או 2.5-V | LVDS TX bit 9 או CMOS bit 44 |
| 108 | HSMC_RX_D_P9 | AF20 | LVDS או 2.5-V | LVDS RX bit 9 או CMOS bit 45 |
| 109 | HSMC_TX_D_N9 | AK18 | LVDS או 2.5-V | LVDS TX bit 9n או CMOS bit 46 |
| 110 | HSMC_RX_D_N9 | AG21 | LVDS או 2.5-V | LVDS RX bit 9n או CMOS bit 47 |
| 113 | HSMC_TX_D_P10 | AJ17 | LVDS או 2.5-V | LVDS TX bit 10 או CMOS bit 48 |
| 114 | HSMC_RX_D_P10 | AF18 | LVDS או 2.5-V | LVDS RX bit 10 או CMOS bit 49 |
| 115 | HSMC_TX_D_N10 | AJ18 | LVDS או 2.5-V | LVDS TX bit 10n או CMOS bit 50 |
| 116 | HSMC_RX_D_N10 | AF19 | LVDS או 2.5-V | LVDS RX bit 10n או CMOS bit 51 |
| 119 | HSMC_TX_D_P11 | AK25 | LVDS או 2.5-V | LVDS TX bit 11 או CMOS bit 52 |
| 120 | HSMC_RX_D_P11 | AG18 | LVDS או 2.5-V | LVDS RX bit 11 או CMOS bit 53 |
| 121 | HSMC_TX_D_N11 | AG24 | LVDS או 2.5-V | LVDS TX bit 11n או CMOS bit 54 |
| 122 | HSMC_RX_D_N11 | AG19 | LVDS או 2.5-V | LVDS RX bit 11n או CMOS bit 55 |
| 125 | HSMC_TX_D_P12 | AH19 | LVDS או 2.5-V | LVDS TX bit 12 או CMOS bit 56 |
| 126 | HSMC_RX_D_P12 | AK16 | LVDS או 2.5-V | LVDS RX bit 12 או CMOS bit 57 |
| 127 | HSMC_TX_D_N12 | AH20 | LVDS או 2.5-V | LVDS TX bit 12n או CMOS bit 58 |
טבלה 2-21. הקצאות פינים של ממשק HSMC, שמות סכמטיים של אותות ופונקציות (חלק 3 מתוך 3)
| לוּחַ הפניה (J7) |
סכימתי אוֹת שֵׁם |
צִיקלוֹן V E פין FPGA
מִספָּר |
I/O תֶקֶן |
תֵאוּר |
| 128 | HSMC_RX_D_N12 | AK17 | LVDS או 2.5-V | LVDS RX bit 12n או CMOS bit 59 |
| 131 | HSMC_TX_D_P13 | AG17 | LVDS או 2.5-V | LVDS TX bit 13 או CMOS bit 60 |
| 132 | HSMC_RX_D_P13 | AF16 | LVDS או 2.5-V | LVDS RX bit 13 או CMOS bit 61 |
| 133 | HSMC_TX_D_N13 | AH17 | LVDS או 2.5-V | LVDS TX bit 13n או CMOS bit 62 |
| 134 | HSMC_RX_D_N13 | AG16 | LVDS או 2.5-V | LVDS RX bit 13n או CMOS bit 63 |
| 137 | HSMC_TX_D_P14 | AJ15 | LVDS או 2.5-V | LVDS TX bit 14 או CMOS bit 64 |
| 138 | HSMC_RX_D_P14 | AE16 | LVDS או 2.5-V | LVDS RX bit 14 או CMOS bit 65 |
| 139 | HSMC_TX_D_N14 | AK15 | LVDS או 2.5-V | LVDS TX bit 14n או CMOS bit 66 |
| 140 | HSMC_RX_D_N14 | AF15 | LVDS או 2.5-V | LVDS RX bit 14n או CMOS bit 67 |
| 143 | HSMC_TX_D_P15 | AH14 | LVDS או 2.5-V | LVDS TX bit 15 או CMOS bit 68 |
| 144 | HSMC_RX_D_P15 | AD17 | LVDS או 2.5-V | LVDS RX bit 15 או CMOS bit 69 |
| 145 | HSMC_TX_D_N15 | AH15 | LVDS או 2.5-V | LVDS TX bit 15n או CMOS bit 70 |
| 146 | HSMC_RX_D_N15 | AE17 | LVDS או 2.5-V | LVDS RX bit 15n או CMOS bit 71 |
| 149 | HSMC_TX_D_P16 | AE15 | LVDS או 2.5-V | LVDS TX bit 16 או CMOS bit 72 |
| 150 | HSMC_RX_D_P16 | AD18 | LVDS או 2.5-V | LVDS RX bit 16 או CMOS bit 73 |
| 151 | HSMC_TX_D_N16 | AF14 | LVDS או 2.5-V | LVDS TX bit 16n או CMOS bit 74 |
| 152 | HSMC_RX_D_N16 | AE18 | LVDS או 2.5-V | LVDS RX bit 16n או CMOS bit 75 |
| 155 | HSMC_CLK_OUT_P2 | AG23 | LVDS או 2.5-V | LVDS או CMOS clock out 2 או CMOS bit 76 |
| 156 | HSMC_CLK_IN_P2 | Y15 | LVDS או 2.5-V | שעון LVDS או CMOS ב-2 או CMOS bit 77 |
| 157 | HSMC_CLK_OUT_N2 | AH22 | LVDS או 2.5-V | LVDS או CMOS clock out 2 או CMOS bit 78 |
| 158 | HSMC_CLK_IN_N2 | AA15 | LVDS או 2.5-V | שעון LVDS או CMOS ב-2 או CMOS bit 79 |
| 160 | HSMC_PRSNTn | AK5 | CMOS 2.5V | זיהוי נוכחות של יציאת HSMC |
RS-232 טורי UART
מחבר זווית DSUB 9 פינים נקבה יחד עם מקלט משדר RS-232 תומך מספקים תמיכה ביישום ערוץ UART טורי RS-232 סטנדרטי בלוח זה. למחבר יש את אותם pinouts כמו התקן מסוף נתונים ודורש רק כבל סטנדרטי (לא נדרש מודם Nul עבור ממשק PC). מאגר ייעודי לשינוי רמות משמש לתרגום בין רמות LVTTL ו-RS-232. הפניות ללוח D23 ו-D24 הן נוריות UART טוריות שנדלקות כדי לציין פעילות RX ו-TX.
טבלה 2–24 מפרטת את הקצאות פיני UART טוריות של RS-232, שמות האותות והפונקציות.
שמות האותות והסוגים הם יחסית ל-Cyclone VE FPGA מבחינת הגדרת הקלט/פלט והכיוון.
טבלה 2-22. שמות ופונקציות של אותות סכמטיים RS-232 Serial UART
| לוּחַ רפרנס (U20) | סכימתי אוֹת שֵׁם | ציקלון VE FPGA מספר PIN | I/O תֶקֶן | תֵאוּר |
| 14 | UART_TXD | AB9 | 3.3-v | העברת נתונים |
| 15 | UART_RTS | AH6 | 3.3-v | בקשה לשלוח |
טבלה 2-22. שמות ופונקציות של אותות סכמטיים RS-232 Serial UART
| לוּחַ רפרנס (U20) | סכימתי אוֹת שֵׁם | ציקלון VE FPGA מספר PIN | I/O תֶקֶן | תֵאוּר |
| 16 | UART_RXD | AG6 | 3.3-v | קבל נתונים |
| 13 | UART_CTS | AF8 | 3.3-v | נקה לשלוח |
USB-UART
לוח הפיתוח תומך בממשק UART דרך מחבר USB באמצעות גשר Silicon Labs CP2104 USB-to-UART. כדי להקל על התקשורת המארח עם CP2104, אתה נדרש להשתמש במנהלי ההתקן של USB-to-UART bridge Virtual COM Port (VCP).
מנהלי ההתקן של VCP זמינים ב: www.silabs.com/products/mcu/Pages/USBtoUARTBridgeVCPDrivers.aspx
טבלה 2–23 מפרטת את הקצאות ה-USB-UART פינים, שמות האותות והפונקציות. שמות האותות והסוגים הם יחסית ל-Cyclone VE FPGA במונחים של הגדרת וכיוון I/O
טבלה 2-23. שמות ופונקציות של אותות סכמטיים USB-UART
| לוּחַ רפרנס (U20) | סכימתי אוֹת שֵׁם | ציקלון VE FPGA מספר PIN | I/O תֶקֶן | תֵאוּר |
| 1 | USB_UART_RI | AD12 | 2.5-v | כניסת בקרת מחוון צלצול (נמוכה פעילה) |
| 24 | USB_UART_DCD | AD13 | 2.5-v | קלט בקרה לזיהוי נושא הנתונים (פעיל נמוך) |
| 22 | USB_UART_DSR | V12 | 2.5-v | קלט בקרת ערכת נתונים מוכן (נמוך פעיל) |
| 21 | USB_UART_RXD | AF10 | 2.5-v | קלט נתונים אסינכרוני (קבלת UART) |
| 19 | USB_UART_RTS | AE12 | 2.5-v | מוכן לשלוח פלט בקרה (פעיל נמוך) |
| 12 | USB_UART_GPIO2 | AE13 | 2.5-v | קלט או פלט הניתנים להגדרה על ידי המשתמש. |
| 23 | USB_UART_DTR | AE10 | 2.5-v | פלט בקרה מוכן למסוף נתונים (פעיל נמוך) |
| 20 | USB_UART_TXD | W12 | 2.5-v | פלט נתונים אסינכרוני (שידור UART) |
| 18 | USB_UART_CTS | AJ1 | 2.5-v | נקה לשליחת קלט בקרה (פעיל נמוך) |
| 15 | USB_UART_SUSPENDn | — | 2.5-v | ה-PIN נמוך מבחינה לוגית כאשר ה-CP2104 נמצא במצב השעיית USB. |
| 17 | USB_UART_SUSPEND | — | 2.5-v | ה-Pin הוא הגיוני גבוה כאשר ה-CP2104 נמצא במצב השעיית USB. |
| 9 | USB_UART_RSTn | — | 2.5-v | איפוס המכשיר |
זֵכֶר
סעיף זה מתאר את תמיכת ממשק הזיכרון של לוח הפיתוח וגם את שמות האותות, הסוגים והקישוריות שלהם ביחס ל-Cyclone VE FPGA. ללוח הפיתוח יש את ממשקי הזיכרון הבאים:
- DDR3 SDRAM
- LPDDR2 SDRAM
- EEPROM
- SRAM סינכרוני
- הבזק סינכרוני
למידע נוסף על ממשקי הזיכרון, עיין במסמכים הבאים:
- סעיף ניתוח תזמון במדריך ממשק זיכרון חיצוני.
- סעיף הדרכות עיצוב SDRAM DDR, DDR2 ו-DDR3 במדריך ממשק זיכרון חיצוני.
DDR3 SDRAM
- לוח הפיתוח תומך בשני ממשקי DDR16 SDRAM בגודל 16Mx8x16 ושני 8Mx8x3 SDRAM לגישה מהירה מאוד לזיכרון רציף.
- אפיק הנתונים של 32 סיביות מורכב משני התקני x16 המשתמשים בממשק בקר זיכרון רך (SMC). עם SMC, ממשק זיכרון זה פועל בתדר יעד של 300 מגה-הרץ עבור רוחב פס תיאורטי מרבי של מעל 9.6 גיגה-ביט לשנייה. התדר המקסימלי עבור מכשיר DDR3 זה הוא 800 מגה-הרץ עם חביון CAS של 11.
- טבלה 2–24 מפרטת את הקצאות ה-PIN של DDR3, שמות האותות והפונקציות. שמות האותות והסוגים הם יחסית ל-Cyclone VE FPGA מבחינת הגדרת הקלט/פלט והכיוון.
טבלה 2-24. הקצאות פינים של מכשיר DDR3, שמות סכמטיים של אותות ופונקציות (חלק 1 מתוך 4)
| לוּחַ הַפנָיָה | סכימתי אוֹת שֵׁם | ציקלון VE FPGA מספר PIN | I/O תֶקֶן | תֵאוּר |
| DDR3 x16 (U8) | ||||
| N3 | DDR3_A0 | A16 | 1.5-V SSTL Class I | אוטובוס כתובת |
| P7 | DDR3_A1 | G23 | 1.5-V SSTL Class I | אוטובוס כתובת |
| P3 | DDR3_A2 | E21 | 1.5-V SSTL Class I | אוטובוס כתובת |
| N2 | DDR3_A3 | E22 | 1.5-V SSTL Class I | אוטובוס כתובת |
| P8 | DDR3_A4 | A20 | 1.5-V SSTL Class I | אוטובוס כתובת |
| P2 | DDR3_A5 | A26 | 1.5-V SSTL Class I | אוטובוס כתובת |
| R8 | DDR3_A6 | A15 | 1.5-V SSTL Class I | אוטובוס כתובת |
| R2 | DDR3_A7 | B26 | 1.5-V SSTL Class I | אוטובוס כתובת |
| T8 | DDR3_A8 | H17 | 1.5-V SSTL Class I | אוטובוס כתובת |
| R3 | DDR3_A9 | D14 | 1.5-V SSTL Class I | אוטובוס כתובת |
| L7 | DDR3_A10 | E23 | 1.5-V SSTL Class I | אוטובוס כתובת |
טבלה 2-24. הקצאות פינים של מכשיר DDR3, שמות סכמטיים של אותות ופונקציות (חלק 2 מתוך 4)
| לוּחַ הַפנָיָה | סכימתי אוֹת שֵׁם | ציקלון VE FPGA מספר PIN | I/O תֶקֶן | תֵאוּר |
| R7 | DDR3_A11 | E20 | 1.5-V SSTL Class I | אוטובוס כתובת |
| N7 | DDR3_A12 | C25 | 1.5-V SSTL Class I | אוטובוס כתובת |
| T3 | DDR3_A13 | B13 | 1.5-V SSTL Class I | אוטובוס כתובת |
| M2 | DDR3_BA0 | J18 | 1.5-V SSTL Class I | אוטובוס כתובת הבנק |
| N8 | DDR3_BA1 | F20 | 1.5-V SSTL Class I | אוטובוס כתובת הבנק |
| M3 | DDR3_BA2 | D19 | 1.5-V SSTL Class I | אוטובוס כתובת הבנק |
| K3 | DDR3_CASN | L20 | 1.5-V SSTL Class I | בחר כתובת שורה |
| K9 | DDR3_CKE | C11 | 1.5-V SSTL Class I | בחר כתובת עמודה |
| J7 | DDR3_CLK_P | J20 | דיפרנציאל 1.5-V SSTL Class I | שעון פלט דיפרנציאלי |
| K7 | DDR3_CLK_N | H20 | דיפרנציאל 1.5-V SSTL Class I | שעון פלט דיפרנציאלי |
| L2 | DDR3_CSN | G17 | 1.5-V SSTL Class I | בחר שבב |
| E7 | DDR3_DM0 | D23 | 1.5-V SSTL Class I | כתוב ליין בייט מסכה |
| D3 | DDR3_DM1 | D18 | 1.5-V SSTL Class I | כתוב ליין בייט מסכה |
| E3 | DDR3_DQ0 | A25 | 1.5-V SSTL Class I | נתיב אוטובוס נתונים נתיב 0 |
| H8 | DDR3_DQ1 | D22 | 1.5-V SSTL Class I | נתיב אוטובוס נתונים נתיב 0 |
| F7 | DDR3_DQ2 | C21 | 1.5-V SSTL Class I | נתיב אוטובוס נתונים נתיב 0 |
| H7 | DDR3_DQ3 | C19 | 1.5-V SSTL Class I | נתיב אוטובוס נתונים נתיב 0 |
| F2 | DDR3_DQ4 | C20 | 1.5-V SSTL Class I | נתיב אוטובוס נתונים נתיב 0 |
| G2 | DDR3_DQ5 | C22 | 1.5-V SSTL Class I | נתיב אוטובוס נתונים נתיב 0 |
| F8 | DDR3_DQ6 | D25 | 1.5-V SSTL Class I | נתיב אוטובוס נתונים נתיב 0 |
| H3 | DDR3_DQ7 | D20 | 1.5-V SSTL Class I | נתיב אוטובוס נתונים נתיב 0 |
| A7 | DDR3_DQ8 | B24 | 1.5-V SSTL Class I | נתיב אוטובוס נתונים נתיב 1 |
| C3 | DDR3_DQ9 | A21 | 1.5-V SSTL Class I | נתיב אוטובוס נתונים נתיב 1 |
| A3 | DDR3_DQ10 | B21 | 1.5-V SSTL Class I | נתיב אוטובוס נתונים נתיב 1 |
| D7 | DDR3_DQ11 | F19 | 1.5-V SSTL Class I | נתיב אוטובוס נתונים נתיב 1 |
| A2 | DDR3_DQ12 | C24 | 1.5-V SSTL Class I | נתיב אוטובוס נתונים נתיב 1 |
| C2 | DDR3_DQ13 | B23 | 1.5-V SSTL Class I | נתיב אוטובוס נתונים נתיב 1 |
| B8 | DDR3_DQ14 | E18 | 1.5-V SSTL Class I | נתיב אוטובוס נתונים נתיב 1 |
| C8 | DDR3_DQ15 | A23 | 1.5-V SSTL Class I | נתיב אוטובוס נתונים נתיב 1 |
| F3 | DDR3_DQS_P0 | K20 | דיפרנציאל 1.5-V SSTL Class I | סטריב נתונים P byte מסלול 0 |
| G3 | DDR3_DQS_N0 | J19 | דיפרנציאל 1.5-V SSTL Class I | סטריב נתונים N בייט נתיב 0 |
| C7 | DDR3_DQS_P1 | L18 | דיפרנציאל 1.5-V SSTL Class I | סטריב נתונים P byte מסלול 1 |
| B7 | DDR3_DQS_N1 | K18 | דיפרנציאל 1.5-V SSTL Class I | סטריב נתונים N בייט נתיב 1 |
| K1 | DDR3_ODT | H19 | 1.5-V SSTL Class I | הפעלת סיום במוות |
טבלה 2-24. הקצאות פינים של מכשיר DDR3, שמות סכמטיים של אותות ופונקציות (חלק 3 מתוך 4)
| לוּחַ הַפנָיָה | סכימתי אוֹת שֵׁם | ציקלון VE FPGA מספר PIN | I/O תֶקֶן | תֵאוּר |
| J3 | DDR3_RASN | A24 | 1.5-V SSTL Class I | בחר כתובת שורה |
| T2 | DDR3_RESETN | L19 | 1.5-V SSTL Class I | אִתחוּל |
| L3 | DDR3_WEN | B22 | 1.5-V SSTL Class I | כתוב הפעל |
| L8 | DDR3_ZQ01 | — | 1.5-V SSTL Class I | כיול עכבת ZQ |
| DDR3 x16 (U7) | ||||
| N3 | DDR3_A0 | A16 | 1.5-V SSTL Class I | אוטובוס כתובת |
| P7 | DDR3_A1 | G23 | 1.5-V SSTL Class I | אוטובוס כתובת |
| P3 | DDR3_A2 | E21 | 1.5-V SSTL Class I | אוטובוס כתובת |
| N2 | DDR3_A3 | E22 | 1.5-V SSTL Class I | אוטובוס כתובת |
| P8 | DDR3_A4 | A20 | 1.5-V SSTL Class I | אוטובוס כתובת |
| P2 | DDR3_A5 | A26 | 1.5-V SSTL Class I | אוטובוס כתובת |
| R8 | DDR3_A6 | A15 | 1.5-V SSTL Class I | אוטובוס כתובת |
| R2 | DDR3_A7 | B26 | 1.5-V SSTL Class I | אוטובוס כתובת |
| T8 | DDR3_A8 | H17 | 1.5-V SSTL Class I | אוטובוס כתובת |
| R3 | DDR3_A9 | D14 | 1.5-V SSTL Class I | אוטובוס כתובת |
| L7 | DDR3_A10 | E23 | 1.5-V SSTL Class I | אוטובוס כתובת |
| R7 | DDR3_A11 | E20 | 1.5-V SSTL Class I | אוטובוס כתובת |
| N7 | DDR3_A12 | C25 | 1.5-V SSTL Class I | אוטובוס כתובת |
| T3 | DDR3_A13 | B13 | 1.5-V SSTL Class I | אוטובוס כתובת |
| M2 | DDR3_BA0 | J18 | 1.5-V SSTL Class I | אוטובוס כתובת הבנק |
| N8 | DDR3_BA1 | F20 | 1.5-V SSTL Class I | אוטובוס כתובת הבנק |
| M3 | DDR3_BA2 | D19 | 1.5-V SSTL Class I | אוטובוס כתובת הבנק |
| K3 | DDR3_CASN | L20 | 1.5-V SSTL Class I | בחר כתובת שורה |
| K9 | DDR3_CKE | AK18 | 1.5-V SSTL Class I | בחר כתובת עמודה |
| K7 | DDR3_CLK_P | J20 | 1.5-V SSTL Class I | שעון פלט דיפרנציאלי |
| J7 | DDR3_CLK_N | H20 | 1.5-V SSTL Class I | שעון פלט דיפרנציאלי |
| L2 | DDR3_CSN | G17 | 1.5-V SSTL Class I | בחר שבב |
| E7 | DDR3_DM2 | A19 | 1.5-V SSTL Class I | כתוב ליין בייט מסכה |
| D3 | DDR3_DM3 | B14 | 1.5-V SSTL Class I | כתוב ליין בייט מסכה |
| F2 | DDR3_DQ16 | G18 | 1.5-V SSTL Class I | נתיב אוטובוס נתונים נתיב 2 |
| F8 | DDR3_DQ17 | B18 | 1.5-V SSTL Class I | נתיב אוטובוס נתונים נתיב 2 |
| E3 | DDR3_DQ18 | A18 | 1.5-V SSTL Class I | נתיב אוטובוס נתונים נתיב 2 |
| F7 | DDR3_DQ19 | F18 | 1.5-V SSTL Class I | נתיב אוטובוס נתונים נתיב 2 |
| H3 | DDR3_DQ20 | C14 | 1.5-V SSTL Class I | נתיב אוטובוס נתונים נתיב 2 |
| G2 | DDR3_DQ21 | C17 | 1.5-V SSTL Class I | נתיב אוטובוס נתונים נתיב 2 |
| H7 | DDR3_DQ22 | B17 | 1.5-V SSTL Class I | נתיב אוטובוס נתונים נתיב 2 |
| H8 | DDR3_DQ23 | B19 | 1.5-V SSTL Class I | נתיב אוטובוס נתונים נתיב 2 |
| A2 | DDR3_DQ24 | C15 | 1.5-V SSTL Class I | נתיב אוטובוס נתונים נתיב 3 |
טבלה 2-24. הקצאות פינים של מכשיר DDR3, שמות סכמטיים של אותות ופונקציות (חלק 4 מתוך 4)
| לוּחַ הַפנָיָה | סכימתי אוֹת שֵׁם | ציקלון VE FPGA מספר PIN | I/O תֶקֶן | תֵאוּר |
| C2 | DDR3_DQ25 | D17 | 1.5-V SSTL Class I | נתיב אוטובוס נתונים נתיב 3 |
| D7 | DDR3_DQ26 | C12 | 1.5-V SSTL Class I | נתיב אוטובוס נתונים נתיב 3 |
| A7 | DDR3_DQ27 | E17 | 1.5-V SSTL Class I | נתיב אוטובוס נתונים נתיב 3 |
| A3 | DDR3_DQ28 | C16 | 1.5-V SSTL Class I | נתיב אוטובוס נתונים נתיב 3 |
| C3 | DDR3_DQ29 | A14 | 1.5-V SSTL Class I | נתיב אוטובוס נתונים נתיב 3 |
| B8 | DDR3_DQ30 | D12 | 1.5-V SSTL Class I | נתיב אוטובוס נתונים נתיב 3 |
| C8 | DDR3_DQ31 | A13 | 1.5-V SSTL Class I | נתיב אוטובוס נתונים נתיב 3 |
| F3 | DDR3_DQS_P2 | K16 | דיפרנציאל 1.5-V SSTL Class I | סטריב נתונים P byte מסלול 2 |
| G3 | DDR3_DQS_N2 | L16 | דיפרנציאל 1.5-V SSTL Class I | סטריב נתונים N בייט נתיב 2 |
| C7 | DDR3_DQS_P3 | K17 | דיפרנציאל 1.5-V SSTL Class I | סטריב נתונים P byte מסלול 3 |
| B7 | DDR3_DQS_N3 | J17 | דיפרנציאל 1.5-V SSTL Class I | סטריב נתונים N בייט נתיב 3 |
| K1 | DDR3_ODT | H19 | 1.5-V SSTL Class I | הפעלת סיום במוות |
| J3 | DDR3_RASN | A24 | 1.5-V SSTL Class I | בחר כתובת שורה |
| T2 | DDR3_RESETN | L19 | 1.5-V SSTL Class I | אִתחוּל |
| L3 | DDR3_WEN | B22 | 1.5-V SSTL Class I | כתוב הפעל |
| L8 | DDR3_ZQ2 | — | 1.5-V SSTL Class I | כיול עכבת ZQ |
LPDDR2 SDRAM
ה-LPDDR2 הוא התקן נייד DDR2 SDRAM בעל הספק נמוך הפועל ב-1.2 V. ממשק זה מתחבר לבנקי ה-I/O האופקיים בקצה העליון של מכשיר ה-FPGA.
מהירות המכשיר היא 300 מגה-הרץ. נעשה שימוש רק בתצורת x16 למרות שה-LPDDR2 SDRAM על הלוח הוא התקן x32.
טבלה 2-25 מפרטת את הקצאות ה-PIN של LPDDR2 SDRAM, שמות האותות והפונקציות.
שמות האותות והסוגים הם יחסית ל-Cyclone VE FPGA מבחינת הגדרת הקלט/פלט והכיוון.
טבלה 2-25. שמות ופונקציות של אותות סכמטיים LPDDR2 SDRAM
| לוּחַ רפרנס (U9) | סכימתי אוֹת שֵׁם | ציקלון VE מספר PIN של FPGA | I/O תֶקֶן | תֵאוּר |
| AC6 | LPDDR2_CA0 | Y30 | 1.2-V HSUL | אוטובוס כתובת |
| AB6 | LPDDR2_CA1 | T30 | 1.2-V HSUL | אוטובוס כתובת |
| AC7 | LPDDR2_CA2 | W29 | 1.2-V HSUL | אוטובוס כתובת |
| AB8 | LPDDR2_CA3 | AB29 | 1.2-V HSUL | אוטובוס כתובת |
| AB9 | LPDDR2_CA4 | W30 | 1.2-V HSUL | אוטובוס כתובת |
| W1 | LPDDR2_CA5 | U29 | 1.2-V HSUL | אוטובוס כתובת |
| V2 | LPDDR2_CA6 | AC30 | 1.2-V HSUL | אוטובוס כתובת |
| U1 | LPDDR2_CA7 | R30 | 1.2-V HSUL | אוטובוס כתובת |
טבלה 2-25. שמות ופונקציות של אותות סכמטיים LPDDR2 SDRAM
| לוּחַ רפרנס (U9) | סכימתי אוֹת שֵׁם | ציקלון VE מספר PIN של FPGA | I/O תֶקֶן | תֵאוּר |
| T2 | LPDDR2_CA8 | T28 | 1.2-V HSUL | אוטובוס כתובת |
| T1 | LPDDR2_CA9 | T25 | 1.2-V HSUL | אוטובוס כתובת |
| Y2 | LPDDR2_CK | V21 | דיפרנציאל 1.2-V HSUL | שעון פלט דיפרנציאלי P |
| Y1 | LPDDR2_CKN | V22 | דיפרנציאל 1.2-V HSUL | שעון פלט דיפרנציאלי N |
| AC3 | LPDDR2_CKE | T29 | 1.2-V HSUL | הפעלת שעון |
| AB3 | LPDDR2_CSN | R26 | 1.2-V HSUL | בחר שבב |
| N23 | LPDDR2_DM0 | AG29 | 1.2-V HSUL | מסכת נתונים |
| L23 | LPDDR2_DM1 | AB27 | 1.2-V HSUL | מסכת נתונים |
| AB20 | LPDDR2_DM2 | — | 1.2-V HSUL | מסכת נתונים |
| B20 | LPDDR2_DM3 | — | 1.2-V HSUL | מסכת נתונים |
| AA23 | LPDDR2_DQ0 | AG28 | 1.2-V HSUL | נתיב אוטובוס נתונים נתיב 0 |
| Y22 | LPDDR2_DQ1 | AH30 | 1.2-V HSUL | נתיב אוטובוס נתונים נתיב 0 |
| W22 | LPDDR2_DQ2 | AA28 | 1.2-V HSUL | נתיב אוטובוס נתונים נתיב 0 |
| W23 | LPDDR2_DQ3 | AH29 | 1.2-V HSUL | נתיב אוטובוס נתונים נתיב 0 |
| V23 | LPDDR2_DQ4 | Y28 | 1.2-V HSUL | נתיב אוטובוס נתונים נתיב 0 |
| U22 | LPDDR2_DQ5 | AE30 | 1.2-V HSUL | נתיב אוטובוס נתונים נתיב 0 |
| T22 | LPDDR2_DQ6 | AJ28 | 1.2-V HSUL | נתיב אוטובוס נתונים נתיב 0 |
| T23 | LPDDR2_DQ7 | AD30 | 1.2-V HSUL | נתיב אוטובוס נתונים נתיב 0 |
| H22 | LPDDR2_DQ8 | AC29 | 1.2-V HSUL | נתיב אוטובוס נתונים נתיב 1 |
| H23 | LPDDR2_DQ9 | AF30 | 1.2-V HSUL | נתיב אוטובוס נתונים נתיב 1 |
| G23 | LPDDR2_DQ10 | AA30 | 1.2-V HSUL | נתיב אוטובוס נתונים נתיב 1 |
| F22 | LPDDR2_DQ11 | AE28 | 1.2-V HSUL | נתיב אוטובוס נתונים נתיב 1 |
| E22 | LPDDR2_DQ12 | AF29 | 1.2-V HSUL | נתיב אוטובוס נתונים נתיב 1 |
| E23 | LPDDR2_DQ13 | AD28 | 1.2-V HSUL | נתיב אוטובוס נתונים נתיב 1 |
| D23 | LPDDR2_DQ14 | V27 | 1.2-V HSUL | נתיב אוטובוס נתונים נתיב 1 |
| C22 | LPDDR2_DQ15 | W28 | 1.2-V HSUL | נתיב אוטובוס נתונים נתיב 1 |
| AB12 | LPDDR2_DQ16 | — | 1.2-V HSUL | נתיב אוטובוס נתונים נתיב 2 |
| AC13 | LPDDR2_DQ17 | — | 1.2-V HSUL | נתיב אוטובוס נתונים נתיב 2 |
| AB14 | LPDDR2_DQ18 | — | 1.2-V HSUL | נתיב אוטובוס נתונים נתיב 2 |
| AC14 | LPDDR2_DQ19 | — | 1.2-V HSUL | נתיב אוטובוס נתונים נתיב 2 |
| AB15 | LPDDR2_DQ20 | — | 1.2-V HSUL | נתיב אוטובוס נתונים נתיב 2 |
| AC16 | LPDDR2_DQ21 | — | 1.2-V HSUL | נתיב אוטובוס נתונים נתיב 2 |
| AB17 | LPDDR2_DQ22 | — | 1.2-V HSUL | נתיב אוטובוס נתונים נתיב 2 |
| AC17 | LPDDR2_DQ23 | — | 1.2-V HSUL | נתיב אוטובוס נתונים נתיב 2 |
| B17 | LPDDR2_DQ24 | — | 1.2-V HSUL | נתיב אוטובוס נתונים נתיב 3 |
| A17 | LPDDR2_DQ25 | — | 1.2-V HSUL | נתיב אוטובוס נתונים נתיב 3 |
| A16 | LPDDR2_DQ26 | — | 1.2-V HSUL | נתיב אוטובוס נתונים נתיב 3 |
| B15 | LPDDR2_DQ27 | — | 1.2-V HSUL | נתיב אוטובוס נתונים נתיב 3 |
| B14 | LPDDR2_DQ28 | — | 1.2-V HSUL | נתיב אוטובוס נתונים נתיב 3 |
טבלה 2-25. שמות ופונקציות של אותות סכמטיים LPDDR2 SDRAM
| לוּחַ רפרנס (U9) | סכימתי אוֹת שֵׁם | ציקלון VE מספר PIN של FPGA | I/O תֶקֶן | תֵאוּר |
| A14 | LPDDR2_DQ29 | — | 1.2-V HSUL | נתיב אוטובוס נתונים נתיב 3 |
| A13 | LPDDR2_DQ30 | — | 1.2-V HSUL | נתיב אוטובוס נתונים נתיב 3 |
| B12 | LPDDR2_DQ31 | — | 1.2-V HSUL | נתיב אוטובוס נתונים נתיב 3 |
| R23 | LPDDR2_DQS0 | V26 | דיפרנציאל 1.2-V HSUL | סטריב נתונים P byte מסלול 0 |
| P22 | LPDDR2_DQSN0 | U26 | דיפרנציאל 1.2-V HSUL | סטריב נתונים N בייט נתיב 0 |
| J22 | LPDDR2_DQS1 | U27 | דיפרנציאל 1.2-V HSUL | סטריב נתונים P byte מסלול 1 |
| K23 | LPDDR2_DQSN1 | U28 | דיפרנציאל 1.2-V HSUL | סטריב נתונים N בייט נתיב 1 |
| AB18 | LPDDR2_DQS2 | — | דיפרנציאל 1.2-V HSUL | סטריב נתונים P byte מסלול 2 |
| AC19 | LPDDR2_DQSN2 | — | דיפרנציאל 1.2-V HSUL | סטריב נתונים N בייט נתיב 2 |
| B18 | LPDDR2_DQS3 | — | דיפרנציאל 1.2-V HSUL | סטריב נתונים P byte מסלול 3 |
| A19 | LPDDR2_DQSN4 | — | דיפרנציאל 1.2-V HSUL | סטריב נתונים N בייט נתיב 3 |
| P1 | LPDDR2_ZQ | — | 1.2-v | כיול עכבת ZQ |
EEPROM
לוח זה כולל התקן EEPROM של 64Kb. למכשיר זה יש אוטובוס ממשק טורי דו-חוטי I2C.
טבלה 2-26 מפרטת את הקצאות ה-PIN של EEPROM, שמות האותות והפונקציות. שמות האותות והסוגים הם יחסית ל-Cyclone VE FPGA מבחינת הגדרת הקלט/פלט והכיוון.
טבלה 2-26. שמות ופונקציות של אותות סכמטיים של EEPROM
| לוּחַ רפרנס (U12) | סכימתי אוֹת שֵׁם | ציקלון VE FPGA מספר PIN | I/O תֶקֶן | תֵאוּר |
| 1 | EEPROM_A0 | — | 3.3-v | כתובת צ'יפ |
| 2 | EEPROM_A1 | — | 3.3-v | כתובת צ'יפ |
| 3 | EEPROM_A2 | — | 3.3-v | כתובת צ'יפ |
| 5 | EEPROM_SDA | AH7 | 3.3-v | כתובת סדרתית או נתונים |
| 6 | EEPROM_SCL | AG7 | 3.3-v | שעון טורי |
| 7 | EEPROM_WP | — | 3.3-v | כתוב קלט הגנה |
SRAM סינכרוני
לוח הפיתוח תומך ב-SRAM סינכרוני סטנדרטי של 18 מגה-בייט עבור הוראות ואחסון נתונים עם יכולת גישה אקראית בהשהייה נמוכה. למכשיר יש ממשק של 1024K x 18 סיביות. התקן זה הוא חלק מאפיק FSM המשותף המתחבר לזיכרון הבזק, SRAM ובקר המערכת MAX V CPLD 5M2210. מהירות המכשיר היא 250 מגה-הרץ בקצב נתונים בודד. אין מהירות מינימלית למכשיר זה. רוחב הפס התיאורטי של ממשק זה הוא 4 Gbps עבור פרצים רציפים. זמן האחזור לקריאה עבור כל כתובת הוא שני שעונים ואילו זמן הכתיבה הוא שעון אחד.
טבלה 2-27 מפרטת את הקצאות פיני ה-SSRAM, שמות האותות והפונקציות.
טבלה 2-27. הקצאות פינים של SSRAM, שמות סכמטיים של אותות ופונקציות (חלק 1 מתוך 2)
| לוּחַ רפרנס (U11) | סכימתי אוֹת שֵׁם | ציקלון VE FPGA מספר PIN | I/O תֶקֶן | תֵאוּר |
| 86 | SRAM_OEN | E7 | 2.5-v | הפעלת פלט |
| 87 | SRAM_WEN | D6 | 2.5-v | כתוב הפעל |
| 37 | FSM_A1 | B11 | 2.5-v | אוטובוס כתובת |
| 36 | FSM_A2 | A11 | 2.5-v | אוטובוס כתובת |
| 44 | FSM_A3 | D9 | 2.5-v | אוטובוס כתובת |
| 42 | FSM_A4 | C10 | 2.5-v | אוטובוס כתובת |
| 34 | FSM_A5 | A10 | 2.5-v | אוטובוס כתובת |
| 47 | FSM_A6 | A9 | 2.5-v | אוטובוס כתובת |
| 43 | FSM_A7 | C9 | 2.5-v | אוטובוס כתובת |
| 46 | FSM_A8 | B8 | 2.5-v | אוטובוס כתובת |
| 45 | FSM_A9 | B7 | 2.5-v | אוטובוס כתובת |
| 35 | FSM_A10 | A8 | 2.5-v | אוטובוס כתובת |
| 32 | FSM_A11 | B6 | 2.5-v | אוטובוס כתובת |
| 33 | FSM_A12 | A6 | 2.5-v | אוטובוס כתובת |
| 50 | FSM_A13 | C7 | 2.5-v | אוטובוס כתובת |
| 48 | FSM_A14 | C6 | 2.5-v | אוטובוס כתובת |
| 100 | FSM_A15 | F13 | 2.5-v | אוטובוס כתובת |
| 99 | FSM_A16 | E13 | 2.5-v | אוטובוס כתובת |
| 82 | FSM_A17 | A5 | 2.5-v | אוטובוס כתובת |
| 80 | FSM_A18 | A4 | 2.5-v | אוטובוס כתובת |
| 49 | FSM_A19 | J7 | 2.5-v | אוטובוס כתובת |
| 81 | FSM_A20 | H7 | 2.5-v | אוטובוס כתובת |
| 39 | FSM_A21 | J9 | 2.5-v | אוטובוס כתובת |
| 58 | FSM_D0 | F16 | 2.5-v | אוטובוס נתונים |
| 59 | FSM_D1 | E16 | 2.5-v | אוטובוס נתונים |
| 62 | FSM_D2 | M9 | 2.5-v | אוטובוס נתונים |
| 63 | FSM_D3 | M8 | 2.5-v | אוטובוס נתונים |
| 68 | FSM_D4 | F15 | 2.5-v | אוטובוס נתונים |
| 69 | FSM_D5 | E15 | 2.5-v | אוטובוס נתונים |
טבלה 2-27. הקצאות פינים של SSRAM, שמות סכמטיים של אותות ופונקציות (חלק 2 מתוך 2)
| לוּחַ רפרנס (U11) | סכימתי אוֹת שֵׁם | ציקלון VE FPGA מספר PIN | I/O תֶקֶן | תֵאוּר |
| 72 | FSM_D6 | E12 | 2.5-v | אוטובוס נתונים |
| 73 | FSM_D7 | D13 | 2.5-v | אוטובוס נתונים |
| 23 | FSM_D8 | J15 | 2.5-v | אוטובוס נתונים |
| 22 | FSM_D9 | H15 | 2.5-v | אוטובוס נתונים |
| 19 | FSM_D10 | E11 | 2.5-v | אוטובוס נתונים |
| 18 | FSM_D11 | D10 | 2.5-v | אוטובוס נתונים |
| 12 | FSM_D12 | L10 | 2.5-v | אוטובוס נתונים |
| 13 | FSM_D13 | L9 | 2.5-v | אוטובוס נתונים |
| 8 | FSM_D14 | G14 | 2.5-v | אוטובוס נתונים |
| 9 | FSM_D15 | F14 | 2.5-v | אוטובוס נתונים |
| 85 | SRAM_ADSCN | E6 | 2.5-v | בקר מצב כתובת |
| 84 | SRAM_ADSPN | J10 | 2.5-v | מעבד מצב כתובות |
| 83 | SRAM_ADVN | G6 | 2.5-v | הכתובת תקפה |
| 93 | SRAM_BWAN | A3 | 2.5-v | בחר כתיבה של בייט |
| 94 | SRAM_BWBN | A2 | 2.5-v | בחר כתיבה של בייט |
| 97 | SRAM_CE2 | — | 2.5-v | הפעלת שבב 2 |
| 92 | SRAM_CE3N | — | 2.5-v | הפעלת שבב 3 |
| 98 | SRAM_CEN | D7 | 2.5-v | הפעלת שבב 1 |
| 89 | SRAM_CLK | K10 | 2.5-v | שָׁעוֹן |
| 88 | SRAM_GWN | — | 2.5-v | הפעלת כתיבה גלובלית |
| 31 | SRAM_MODE | — | 2.5-v | בחירת רצף פרץ |
| 64 | SRAM_ZZ | — | 2.5-v | מצב שינה כוח |
הֶבזֵק
לוח הפיתוח תומך בהתקן פלאש סינכרוני תואם CFI של 512 מגה-בייט לאחסון לא נדיף של נתוני תצורת FPGA, מידע לוח, נתוני יישום בדיקה ומרחב קוד משתמש. התקן זה הוא חלק מאפיק FSM המשותף המתחבר לזיכרון הבזק, SSRAM ובקר המערכת MAX V CPLD 5M2210. ממשק זיכרון נתונים זה של 16 סיביות יכול לקיים פעולות קריאה מתפרצות של עד 52 מגה-הרץ לתפוקה של 832 מגה-ביט לשנייה להתקן. ביצועי הכתיבה הם 270 μs עבור מאגר מילה בודדת בעוד זמן המחיקה הוא 800 אלפיות השנייה עבור בלוק מערך של 128 K. טבלה 2-28 מפרטת את הקצאות פיני ההבזק, שמות האותות והפונקציות. שמות האותות והסוגים הם יחסית ל-Cyclone VE FPGA מבחינת הגדרת הקלט/פלט והכיוון.
טבלה 2-28. הקצאות סיכות פלאש, שמות סכמטיים של אותות ופונקציות (חלק 1 מתוך 3)
| לוּחַ רפרנס (U10) | סכימתי אוֹת שֵׁם | ציקלון VE FPGA מספר PIN | I/O תֶקֶן | תֵאוּר |
| F6 | FLASH_ADVN | H12 | 2.5-v | הכתובת תקפה |
| B4 | FLASH_CEN | H14 | 2.5-v | הפעלת שבב |
טבלה 2-28. הקצאות סיכות פלאש, שמות סכמטיים של אותות ופונקציות (חלק 2 מתוך 3)
| לוּחַ רפרנס (U10) | סכימתי אוֹת שֵׁם | ציקלון VE FPGA מספר PIN | I/O תֶקֶן | תֵאוּר |
| E6 | FLASH_CLK | N12 | 2.5-v | שָׁעוֹן |
| F8 | FLASH_OEN | L11 | 2.5-v | הפעלת פלט |
| F7 | FLASH_RDYBSYN | J12 | 2.5-v | מוּכָן |
| D4 | FLASH_RESETN | K11 | 2.5-v | אִתחוּל |
| G8 | FLASH_WEN | P12 | 2.5-v | כתוב הפעל |
| C6 | FLASH_WPN | — | 2.5-v | כתיבת להגן |
| A1 | FSM_A1 | B11 | 2.5-v | אוטובוס כתובת |
| B1 | FSM_A2 | A11 | 2.5-v | אוטובוס כתובת |
| C1 | FSM_A3 | D9 | 2.5-v | אוטובוס כתובת |
| D1 | FSM_A4 | C10 | 2.5-v | אוטובוס כתובת |
| D2 | FSM_A5 | A10 | 2.5-v | אוטובוס כתובת |
| A2 | FSM_A6 | A9 | 2.5-v | אוטובוס כתובת |
| C2 | FSM_A7 | C9 | 2.5-v | אוטובוס כתובת |
| A3 | FSM_A8 | B8 | 2.5-v | אוטובוס כתובת |
| B3 | FSM_A9 | B7 | 2.5-v | אוטובוס כתובת |
| C3 | FSM_A10 | A8 | 2.5-v | אוטובוס כתובת |
| D3 | FSM_A11 | B6 | 2.5-v | אוטובוס כתובת |
| C4 | FSM_A12 | A6 | 2.5-v | אוטובוס כתובת |
| A5 | FSM_A13 | C7 | 2.5-v | אוטובוס כתובת |
| B5 | FSM_A14 | C6 | 2.5-v | אוטובוס כתובת |
| C5 | FSM_A15 | F13 | 2.5-v | אוטובוס כתובת |
| D7 | FSM_A16 | E13 | 2.5-v | אוטובוס כתובת |
| D8 | FSM_A17 | A5 | 2.5-v | אוטובוס כתובת |
| A7 | FSM_A18 | A4 | 2.5-v | אוטובוס כתובת |
| B7 | FSM_A19 | J7 | 2.5-v | אוטובוס כתובת |
| C7 | FSM_A20 | H7 | 2.5-v | אוטובוס כתובת |
| C8 | FSM_A21 | J9 | 2.5-v | אוטובוס כתובת |
| A8 | FSM_A22 | H9 | 2.5-v | אוטובוס כתובת |
| G1 | FSM_A23 | G9 | 2.5-v | אוטובוס כתובת |
| H8 | FSM_A24 | F8 | 2.5-v | אוטובוס כתובת |
| B6 | FSM_A25 | E8 | 2.5-v | אוטובוס כתובת |
| B8 | FSM_A26 | D8 | 2.5-v | אוטובוס כתובת |
| F2 | FSM_D0 | F16 | 2.5-v | אוטובוס נתונים |
| E2 | FSM_D1 | E16 | 2.5-v | אוטובוס נתונים |
| G3 | FSM_D2 | M9 | 2.5-v | אוטובוס נתונים |
| E4 | FSM_D3 | M8 | 2.5-v | אוטובוס נתונים |
| E5 | FSM_D4 | F15 | 2.5-v | אוטובוס נתונים |
| G5 | FSM_D5 | E15 | 2.5-v | אוטובוס נתונים |
| G6 | FSM_D6 | E12 | 2.5-v | אוטובוס נתונים |
טבלה 2-28. הקצאות סיכות פלאש, שמות סכמטיים של אותות ופונקציות (חלק 3 מתוך 3)
| לוּחַ רפרנס (U10) | סכימתי אוֹת שֵׁם | ציקלון VE FPGA מספר PIN | I/O תֶקֶן | תֵאוּר |
| H7 | FSM_D7 | D13 | 2.5-v | אוטובוס נתונים |
| E1 | FSM_D8 | J15 | 2.5-v | אוטובוס נתונים |
| E3 | FSM_D9 | H15 | 2.5-v | אוטובוס נתונים |
| F3 | FSM_D10 | E11 | 2.5-v | אוטובוס נתונים |
| F4 | FSM_D11 | D10 | 2.5-v | אוטובוס נתונים |
| F5 | FSM_D12 | L10 | 2.5-v | אוטובוס נתונים |
| H5 | FSM_D13 | L9 | 2.5-v | אוטובוס נתונים |
| G7 | FSM_D14 | G14 | 2.5-v | אוטובוס נתונים |
| E7 | FSM_D15 | F14 | 2.5-v | אוטובוס נתונים |
ספק כוח
אתה יכול להפעיל את לוח הפיתוח מכניסת מתח DC בסגנון מחשב נייד. כרך הקלטtage חייב להיות בטווח של 14 וולט עד 20 וולט, זרם של 4.3 A ו-וואט מקסימליtage של 65 W. The DC voltagלאחר מכן מורד e למסילות חשמל שונות המשמשות את רכיבי הלוח ומותקנות במחברי HSMC. ממיר אנלוגי-דיגיטלי רב-ערוצי (ADC) מודד את הזרם עבור מספר מסילות לוח ספציפיות.
מערכת הפצת כוח
איור 2-9 מציג את מערכת חלוקת החשמל בלוח הפיתוח. חוסר היעילות והשיתוף של הרגולטורים באים לידי ביטוי בזרמים המוצגים, שהם רמות מקסימום מוחלטות שמרניות.
איור 2–9. מערכת חלוקת חשמל
מדידת הספק
ישנן שמונה מסילות אספקת חשמל בעלות יכולות חישת זרם מובנית באמצעות התקני ADC דיפרנציאליים של 24 סיביות. נגדי חישה מדויקים מפצלים את התקני ה-ADC ואת המסילות ממישור האספקה הראשי עבור ה-ADC למדידת זרם. אפיק SPI מחבר את התקני ADC אלה לבקר המערכת MAX V CPLD 5M2210.
איור 2–10 מציג את דיאגרמת הבלוק של מעגלי מדידת ההספק.
איור 2–10. מעגל מדידת כוח
טבלה 2-29 מפרטת את המסילות הממוקדות. עמודת שם האותות הסכמטית מציינת את שם המסילה הנמדדת בעוד שעמודת סיכת ההתקן מציינת את ההתקנים המחוברים למסילה.
טבלה 2-29. מסילות למדידת כוח
| עָרוּץ | סכימתי אוֹת שֵׁם | כרך ידtage (V) | הֶתקֵן פִּין | תֵאוּר |
| 1 | VCC | 1.1 | VCC | כוח ליבה של FPGA |
| 2 | VCCAUX | 2.5 | VCC_AUX | עזר |
| 3 | VCCA_FPLL | 2.5 | VCCA_FPLL | כוח אנלוגי PLL |
| VCCPD3B4A, | ||||
| VCCPD5A,
VCCPD5B, VCCPD6A, |
I/O pre-driver banks 3B, 4A, 5A, 5B, 6A, 7A ו-8A | |||
| 5 | VCCIO_VCCPD_2.5V | 2.5 | VCCPD7A8A | |
| VCCIO3B, | ||||
| VCCIO6A, VCCIO7A, | בנקי VCC I/O 3B, 6A, 7A ו-8A | |||
| VCCIO8A | ||||
| 7 | VCCIO_1.2V | 1.2 | VCCIO5A, VCCIO5B, | בנקי VCC I/O 5A ו-5B (LPDDR2) |
| 8 | VCCIO_1.5V | 1.5 | VCCIO_4A | VCC I/O bank 4A (DDR3) |
הפניה לרכיבי לוח
פרק זה מתאר את רכיבי לוח הפיתוח Cyclone VE FPGA, מידע הייצור והצהרות התאימות של הלוח.
רכיבי לוח
הטבלה מפרטת את ההתייחסות לרכיבים ומידע הייצור של כל הרכיבים בלוח הפיתוח.
טבלה 3-1. הפניה לרכיבים ומידע ייצור
| לוּחַ הַפנָיָה | רְכִיב | יַצרָן | ייצור מספר חלק | יַצרָן Webאֲתַר |
| U1 | FPGA, Cyclone VE F896, 149,500
LEs, ללא עופרת |
תאגיד אלטרה | 5CEFA7F31I7N | www.altera.com |
| U13 | מערכת MAX V CPLD 5M2210
בַּקָר |
תאגיד אלטרה | 5M2210ZF256I5N | www.altera.com |
| U18 | בקר היקפי USB במהירות גבוהה | בְּרוֹשׁ | CY7C68013A | www.cypress.com |
| D1-D16, D18-D31, | לדים ירוקים | Lumex Inc. | SML-LXT0805GW-TR | www.lumex.com |
| D17 | LED אדום | Lumex Inc. | SML-LXT0805IW-TR | www.lumex.com |
| D35 | LED כחול | Lumex Inc. | SML-LX0805USBC-TR | www.lumex.com |
| SW1–SW4 | מתגי DIP בארבעה מצבים | C&K Components/ ITT Industries | TDA04H0SB1 | www.ittcannon.com |
| S1-S8 | ללחוץ על כפתורים | פנסוניק | EVQPAC07K | www.panasonic.com |
| S5 | החלק את המתג | מתג אלקטרוני | EG2201A | www.e-switch.com |
| X1 | שעון LVDS ניתן לתכנות 125M ברירת מחדל | מעבדות סיליקון | 570FAB000973DG | www.silabs.com |
| X3 | מתנד גביש 100 מגה-הרץ, ±50 עמודים לדקה,
CMOS, 2.5 וולט |
מעבדות סיליקון | 510GBA100M000BAGx | www.silabs.com |
| X2 | מתנד גביש 50 מגה-הרץ, ±50 עמודים לדקה,
CMOS, 2.5 וולט |
מעבדות סיליקון | 510GBA50M0000BAGx | www.silabs.com |
| J12 | מחבר PCB WR-DSUB עם 9 פינים בזווית נקבה | וורת' אלקטרוניק | 618009231121 | www.we-online.com |
| U21 | גשר USB ל-UART | מעבדות סיליקון | CP2104 | www.silabs.com |
| J14 | פס שקע LCD 2×7 פינים | סמטק | TSM-107-07-GD | www.samtec.com |
| LCD 2×16 תווים, 5×8 נקודות מטריצה | Lumex Inc. | LCM-S01602DSR/C | www.lumex.com | |
| U14, U15 | התקני Ethernet PHY BASE-T | מארוול סמיקונדקטור | 88E1111-B2- CAA1C000 | www.marvell.com |
| J8, J9 | מחברי RJ-45, 10/100/1000 Mbps | וורת' אלקטרוניק | 7499111001A | www.we-online.com |
| J7 | HSMC, גרסה מותאמת אישית של שקע מהיר ממשפחת QSH-DP. | סמטק | ASP-122953-01 | www.samtec.com |
| U20 | מקלט משדר כפול RS-232 | טכנולוגיה לינארית | LTC2803-1 | www.linear.com |
טבלה 3-1. הפניה לרכיבים ומידע ייצור
| לוּחַ הַפנָיָה | רְכִיב | יַצרָן | ייצור מספר חלק | יַצרָן Webאֲתַר |
| U12 | EEPROM של 64Kb | מיקרו-שבב | 24AA64 | www.microchip.com |
| J15, J16 | 2 x 8 כותרות ניפוי באגים | סמטק | TSM-108-01-L-DV | www.samtec.com |
| U7, U8 | 16M × 16 × 8, 256MB DDR3 SDRAM | מיקרון | MT41J128M16 | www.micron.com |
| U9 | 16M × 32 × 8, 512MB LPDDR2 SDRAM | מיקרון | MT42L128M32 | www.micron.com |
| U11 | 1024K × 18 סיביות SRAM סינכרוני של 18Mb | Integrated Silicon Solution, Inc. | IS61VPS102418A- 250TQL | www.issi.com |
| U10 | פלאש סינכרוני של 512 מגה-בייט | נומוניקס | PC28F512P30BF | www.numonyx.com |
| U35 | ADC דיפרנציאלי 16 ערוצים 24 סיביות | טכנולוגיה לינארית | LTC2418CGN#PBF | www.linear.com |
הצהרת תאימות סין-RoHS
טבלה 3-2 מפרטת חומרים מסוכנים הכלולים בערכה.
טבלה 3-2. טבלה של הערות שמות וריכוז של חומרים מסוכנים (1), (2)
|
חֵלֶק שֵׁם |
עוֹפֶרֶת (Pb) | קדמיום (CD) | משושה כְּרוֹם (Cr6 +) | כַּספִּית (Hg) | פוליברומינציה ביפנילים (PBB) | פוליברומינציה אתרים דיפניל (PBDE) |
| לוח פיתוח Cyclone VE | X* | 0 | 0 | 0 | 0 | 0 |
| ספק כוח 15V | 0 | 0 | 0 | 0 | 0 | 0 |
| סוג AB כבל USB | 0 | 0 | 0 | 0 | 0 | 0 |
| מדריך למשתמש | 0 | 0 | 0 | 0 | 0 | 0 |
הערות לטבלה 3-2:
- 0 מציין שריכוז החומר המסוכן בכל החומרים ההומוגניים בחלקים הוא מתחת לסף הרלוונטי של תקן SJ/T11363-2006.
- X* מציין שריכוז החומר המסוכן של לפחות אחד מכל החומרים ההומוגניים בחלקים הוא מעל הסף הרלוונטי של תקן SJ/T11363-2006, אך הוא פטור על ידי ה-EU RoHS.
CE EMI התאמה זהירות
ערכת פיתוח זו מסופקת בהתאם לתקנים הרלוונטיים שנקבעו בהנחיה 2004/108/EC. בגלל האופי של התקני לוגיקה ניתנים לתכנות, זה אפשרי למשתמש לשנות את הערכה בצורה כזו שתיצור הפרעות אלקטרומגנטיות (EMI) החורגת מהמגבלות שנקבעו עבור ציוד זה. כל EMI שנגרם כתוצאה משינויים בחומר שנמסר הוא באחריות המשתמש.
מידע נוסף
פרק זה מספק מידע נוסף על המסמך ועל Altera.
היסטוריית תיקוני מועצת המנהלים
הטבלה הבאה מפרטת את הגרסאות של כל המהדורות של לוח הפיתוח של Cyclone VE FPGA.
| לְשַׁחְרֵר תַאֲרִיך | גִרְסָה | תֵאוּר |
| מרץ 2013 | ייצור סיליקון | ■ תיקון מועצות חדש. מספר חלק של המכשיר החדש—5CEFA7F31I7N.
■ מועצת המנהלים עברה בדיקות תאימות ל-CE. |
| נובמבר 2012 | סיליקון הנדסי | שחרור ראשוני. |
היסטוריית תיקונים של מסמכים
הטבלה הבאה מפרטת את היסטוריית הגרסאות של מסמך זה.
| תַאֲרִיך | גִרְסָה | שינויים |
| אוגוסט 2017 | 1.4 | מיקום הלוח תוקן עבור מחבר SMA פלט שעון "מֵעַלview של מאפייני לוח הפיתוח של Cyclone VE FPGA" בעמודים 2–2. |
| ינואר 2017 | 1.3 | תוקן מספר ה-PIN של ENETA_RX_DV טבלה 2–20 בעמודים 2–25. |
|
ספטמבר 2015 |
1.2 |
■ נוסף קישור ל חנות עיצוב אלטרה in "בקר מערכת MAX V CPLD 5M2210" פועל עמודים 2–5.
■ תווית המכשיר תוקנה פנימה איור 2–5 בעמודים 2–15. |
| מרץ 2013 | 1.1 | ■ תיקן את מספר החלק של התקן FPGA לשחרור סיליקון ייצור.
■ נוסף קטע על "זהירות תאימות CE EMI" בעמוד 3-2. |
| נובמבר 2012 | 1.0 | שחרור ראשוני. |
מוסכמות טיפוגרפיות
הטבלה הבאה מציגה את המוסכמות הטיפוגרפיות שבהן משתמש מסמך זה.
| חָזוּתִי רְמִיזָה | מַשְׁמָעוּת |
| סוג מודגש עם הון ראשוני אותיות | ציין שמות פקודות, כותרות תיבת דו-שיח, אפשרויות תיבת דו-שיח ותוויות GUI אחרות. למשלampלה, שמור בשם תיבת דיאלוג. עבור רכיבי GUI, שימוש באותיות רישיות תואם ל-GUI. |
|
נוֹעָז סוּג |
מציין שמות ספריות, שמות פרויקטים, שמות כונני דיסקים, file שמות, file הרחבות שמות, שמות כלי תוכנה ותוויות GUI. למשלampלה, \qdesigns מַדרִיך, D: לנהוג, ו chiptrip.gdf file. |
| סוג נטוי עם אותיות רישיות ראשוניות | ציין כותרות מסמכים. למשלampלה, סטרטיקס IV לְעַצֵב הנחיות. |
לוח פיתוח Cyclone VE FPGA
מדריך עזר
אוגוסט 2017 תאגיד אלטרה
מסמכים / משאבים
 |
לוח הפיתוח של ALTERA Cyclone VE FPGA [pdfמדריך למשתמש Cyclone VE FPGA Development Board, Cyclone, VE FPGA Development Board, FPGA Development Board, Board Development, Board |
