מדריך למשתמש של לוח פיתוח ALINX AX7203 FPGA

תוֹכֶן לְהַסתִיר

1 לוח פיתוח AX7203 FPGA

2 מידע על המוצר

2.1 ARTIX-7 FPGA פיתוח לוח AX7203 מדריך למשתמש

2.2 חלק 1: מבוא לוח פיתוח FPGA

2.3 חלק 2: מבוא לוח הליבה AC7200

לוח פיתוח AX7203 FPGA

מידע על המוצר

ARTIX-7 FPGA פיתוח לוח AX7203 מדריך למשתמש

גִרְסָה	גרסה 1.2
תַאֲרִיך	2023-02-23
שחרר לפי	רייצ'ל ג'ואו
תֵאוּר	שחרור ראשון

חלק 1: מבוא לוח פיתוח FPGA

לוח הפיתוח AX7203 FPGA הוא לוח ליבה + מנשא
פלטפורמת לוח המאפשרת פיתוח משני נוח
באמצעות לוח הליבה. הוא משתמש בלוח בין-בורד במהירות גבוהה
מחבר בין לוח הליבה ללוח המוביל.

לוח הספק AX7203 מספק ממשקים היקפיים שונים,
לְרַבּוֹת:

1 ממשק PCIex4
2 ממשקי Gigabit Ethernet
1 ממשק יציאת HDMI
1 ממשק כניסת HDMI
1 ממשק Uart
חריץ 1 כרטיס SD
ממשק מחבר XADC (לא מותקן כברירת מחדל)
כותרת הרחבה דו כיוונית 2 פינים
כמה מפתחות
LED
מעגל EEPROM

חלק 2: מבוא לוח הליבה AC7200

לוח הליבה AC7200 מבוסס על סדרת ARTIX-7 200T של XILINX
AC7200-2FGG484I. זהו לוח ליבה בעל ביצועים גבוהים המתאים עבור
תקשורת נתונים במהירות גבוהה, עיבוד תמונת וידאו ו
רכישת נתונים במהירות גבוהה.

תכונות עיקריות של לוח הליבה AC7200 כוללות:

שתי חתיכות של שבבי MT41J256M16HA-125 DDR3 של MICRON עם
קיבולת של 4Gbit כל אחד, המספקת רוחב אפיק נתונים של 32 סיביות ומעלה
רוחב פס של 25Gb קריאה/כתיבה של נתונים בין FPGA ל-DDR3.

180 יציאות IO סטנדרטיות ברמת 3.3V
15 יציאות IO סטנדרטיות ברמת 1.5V
4 זוגות של אותות דיפרנציאליים GTP במהירות גבוהה RX/TX
אורך שווה וניתוב עיבוד דיפרנציאלי בין ה
שבב FPGA והממשק
גודל קומפקטי של 45*55 (מ"מ)

הוראות שימוש במוצר

כדי להשתמש בלוח הפיתוח ARTIX-7 FPGA AX7203, בצע את אלה
שלבים:

חבר את לוח הליבה ולוח המוביל באמצעות המהירות הגבוהה
מחבר בין לוח.
במידת הצורך, התקן את ממשק XADC באמצעות הממשק המצורף
מַחבֵּר.

חבר את כל הציוד ההיקפי הרצוי לממשקים הזמינים
לוח הספק, כגון התקני PCIex4, Gigabit Ethernet
התקנים, התקני HDMI, התקני Uart, כרטיסי SD או חיצוניים
כותרות הרחבה.
הפעל על לוח הפיתוח באמצעות הכוח המתאים
לְסַפֵּק.

View Fullscreen

לוח פיתוח ARTIX-7 FPGA
AX7203
מדריך למשתמש

ARTIX-7 FPGA פיתוח לוח AX7203 מדריך למשתמש
שיא גרסה

גרסה Rev 1.2

תאריך 2023-02-23

שחרור מאת רייצ'ל ג'ואו

תיאור מהדורה ראשונה

www.alinx.com

2 / 57

ARTIX-7 FPGA פיתוח לוח AX7203 מדריך למשתמש
תוֹכֶן הָעִניָנִים
רשומת גרסה …………………………………………………………………………………………2 חלק 1: מבוא לוח הפיתוח של FPGA ………………… ………………… 6 חלק 2: מבוא מועצת הליבה AC7200 …………………………………………………..9
חלק 2.1: שבב FPGA ………………………………………………………………………… 10 חלק 2.2: גביש דיפרנציאלי פעיל ………………………………… …………..12 חלק 2.3: שעון דיפרנציאל פעיל 200Mhz …………………………………………12 חלק 2.4: קריסטל דיפרנציאלי פעיל 148.5Mhz ………………………………….. 13 חלק 2.5: DDR3 DRAM …………………………………………………………………15 חלק 2.6: פלאש QSPI ………………………………………… …………………………………19 חלק 2.7: נורת LED על לוח ליבה …………………………………………………. 21 חלק 2.8: לחצן איפוס ………………………………………………………………… 22 חלק 2.9: JTAG ממשק ………………………………………………………………… 23 חלק 2.10: ממשק כוח על לוח הליבה …………………………………. 24 חלק 2.11: מחברי לוח ללוח ………………………………………….. 25 חלק 2.12: אספקת חשמל ………………………………………………………… …………32 חלק 2.13: דיאגרמת מבנה …………………………………………………………..33 חלק 3: לוח מנשא ………………………… …………………………………………. 34 חלק 3.1: מבוא לוח הספק ………………………………………………… 34 חלק 3.2: ממשק Gigabit Ethernet ………………………………………………… 35 חלק 3.3: ממשק PCIe x4 ………………………………………………………….. 38 חלק 3.4: ממשק פלט HDMI ………………………………………… ………….40 חלק 3.5: ממשק קלט HDMI …………………………………………………………42 חלק 3.6: חריץ לכרטיס SD ………………………………… ………………………………… 44 חלק 3.7: USB ליציאה טורית ………………………………………………………….45 חלק 3.8: EEPROM 24LC04 … ………………………………………………………….47 חלק 3.9: כותרת הרחבה ………………………………………………………… 48 חלק 3.10: JTAG ממשק …………………………………………………………………. 51

www.alinx.com

3 / 57

ARTIX-7 FPGA פיתוח לוח AX7203 מדריך למשתמש
חלק 3.11: ממשק XADC (לא מותקן כברירת מחדל) ………………………….. 52 חלק 3.12: מפתחות ………………………………………………………………… …………53 חלק 3.13: נורת LED ………………………………………………………………… 54 חלק 3.14: ספק כוח ………………………… …………………………………………55

www.alinx.com

4 / 57

ARTIX-7 FPGA פיתוח לוח AX7203 מדריך למשתמש
פלטפורמת פיתוח ARTIX-7 FPGA זו (מודול: AX7203) מאמצת את מצב לוח הליבה + לוח נשא, שנוח למשתמשים להשתמש בלוח הליבה לפיתוח משני.
בעיצוב לוח הספק, הרחבנו שפע של ממשקים למשתמשים, כגון ממשק PCIex1, 4 ממשקי Gigabit Ethernet, ממשק פלט HDMI אחד, ממשק כניסת HDMI, ממשק Uart, חריץ לכרטיס SD וכו'. זה עונה על דרישות המשתמש עבור PCIe חילופי נתונים במהירות גבוהה, עיבוד שידור וידאו ובקרה תעשייתית. זוהי פלטפורמת פיתוח "רב-תכליתית" ARTIX-2 FPGA. הוא מספק את האפשרות לשידור וידאו במהירות גבוהה, אימות מראש ולאחר יישום של תקשורת רשת וסיבים ועיבוד נתונים. מוצר זה מתאים מאוד לסטודנטים, מהנדסים וקבוצות אחרות העוסקות בפיתוח ARTIX-1FPGA.

www.alinx.com

5 / 57

ARTIX-7 FPGA פיתוח לוח AX7203 מדריך למשתמש
חלק 1: מבוא לוח פיתוח FPGA
כל המבנה של לוח הפיתוח AX7203 FPGA עובר בירושה מדגם לוח הליבה והלוח העקבי שלנו. נעשה שימוש במחבר בין-לוח מהיר בין לוח הליבה ללוח המוביל.
לוח הליבה מורכב בעיקר מ-FPGA + 2 DDR3 + QSPI FLASH, אשר לוקח על עצמו את הפונקציות של עיבוד נתונים ואחסון במהירות גבוהה של FPGA, קריאה וכתיבה של נתונים במהירות גבוהה בין FPGA ושני DDR3s, רוחב סיביות נתונים הוא 32 סיביות, ורוחב הפס של כל המערכת הוא עד 25Gb. /s(800M*32bit); שתי קיבולות ה-DDR3 הן עד 8Gbit, מה שעונה על הצורך במאגרים גבוהים במהלך עיבוד נתונים. ה-FPGA הנבחר הוא שבב XC7A200T מסדרת ARTIX-7 של XILINX, בחבילת BGA 484. תדר התקשורת בין ה-XC7A200T ל-DDR3 מגיע ל-400Mhz וקצב הנתונים הוא 800Mhz, מה שעונה באופן מלא על הצרכים של עיבוד נתונים רב-ערוצי מהיר. בנוסף, ה-XC7A200T FPGA כולל ארבעה מקלטי משדר GTP במהירות גבוהה עם מהירויות של עד 6.6Gb/s לערוץ, מה שהופך אותו לאידיאלי עבור תקשורת סיבים אופטיים ותקשורת נתונים PCIe.
לוח הספק AX7203 מרחיב את הממשק ההיקפי העשיר שלו, כולל ממשק PCIex1, 4 ממשקי Gigabit Ethernet, ממשק פלט HDMI, ממשק כניסת HDMI, ממשק Uart, חריץ כרטיס SD אחד, ממשק מחבר XADC, הרחבה דו-כיוונית 2 פינים כותרת, כמה מפתחות, מעגל LED ו-EEPROM.

www.alinx.com

6 / 57

ARTIX-7 FPGA פיתוח לוח AX7203 מדריך למשתמש

איור 1-1-1: הדיאגרמה הסכמטית של ה-AX7203 באמצעות דיאגרמה זו, ניתן לראות את הממשקים והפונקציות שלוח הפיתוח של AX7203 FPGA מכיל: לוח הליבה Artix-7 FPGA
לוח הליבה מורכב מ-XC7A200T + 8Gb DDR3 + 128Mb QSPI FLASH. ישנם שני גבישים דיפרנציאליים של Sitime LVDS, אחד בתדר 200 מגה-הרץ והשני בתדר 125 מגה-הרץ, המספקים קלט שעון יציב למערכות FPGA ומודולי GTP. ממשק PCIe x1 4 ערוץ תומך בתקן PCI Express 2.0, מספק ממשק העברת נתונים במהירות גבוהה PCIe x4, קצב תקשורת ערוץ יחיד עד 5GBaud ממשק Gigabit Ethernet 2 ערוצים RJ-45 שבב ממשק Gigabit Ethernet משתמש בשבב KSZ9031RNX Ethernet PHY של Micrel לספק שירותי תקשורת רשת למשתמשים.

www.alinx.com

7 / 57

ARTIX-7 FPGA פיתוח לוח AX7203 מדריך למשתמש
שבב KSZ9031RNX תומך בקצבי שידור רשת של 10/100/1000 Mbps; דופלקס מלא והתאמה. ממשק יציאת HDMI חד ערוצית שבב הקידוד SIL1 HDMI של Silion Image נבחר לתמוך עד פלט 9134P@1080Hz ותמיכה בפלט תלת מימד. ממשק כניסת HDMI 60-ערוץ נבחר שבב מפענח HDMI SIL3 של Silion Image, התומך בעד קלט 1P@9013Hz ותומך בפלט נתונים בפורמטים שונים. ממשק Uart ל-USB 1080 ערוץ 60 Uart ל-USB ממשק לתקשורת עם המחשב לצורך ניפוי באגים של המשתמש. שבב היציאה הטורית הוא שבב ה-USB-UAR של Silicon Labs CP1GM, וממשק ה-USB הוא ממשק ה-MINI USB. מחזיק כרטיס Micro SD בעל כרטיס 1 יציאת Micro SD, תומך במצב SD ומצב SPI EEPROM על סיפונה של ממשק IIC EEPROM 2102LC1 יציאת הרחבה דו כיוונית 24 פינים יציאת הרחבה דו כיוונית 04 פינים 2 מ"מ יציאות הרחבה שונות ל-ALINX מודולים (מצלמה משקפת, מסך TFT LCD, מודול AD במהירות גבוהה וכו'). יציאת ההרחבה מכילה ספק כוח 40V ערוץ אחד, ספק כוח 2 ערוצים 40V, הארקה תלת כיוונית, יציאת 2.54 IOs. יTAG ממשק A 10 פינים מרווח 0.1 אינץ' תקן JTAG יציאות להורדה ואיתור באגים של תוכנית FPGA. מפתחות 2 מפתחות; מפתח איפוס אחד (בלוח הליבה) נורת LED 1 נוריות משתמש (5 בלוח הליבה ו-1 בלוח הנשא)

www.alinx.com

8 / 57

ARTIX-7 FPGA פיתוח לוח AX7203 מדריך למשתמש
חלק 2: מבוא לוח הליבה AC7200
AC7200 (דגם לוח ליבה, אותו הדבר למטה) לוח ליבה FPGA, הוא מבוסס על סדרת ARTIX-7 של XILINX 200T AC7200-2FGG484I. זהו לוח ליבה בעל ביצועים גבוהים עם מהירות גבוהה, רוחב פס גבוה וקיבולת גבוהה. זה מתאים לתקשורת נתונים במהירות גבוהה, עיבוד תמונת וידאו, רכישת נתונים במהירות גבוהה וכו'.
לוח הליבה AC7200 זה משתמש בשני חלקים של שבב MT41J256M16HA-125 DDR3 של MICRON, לכל DDR קיבולת של 4Gbit; שני שבבי DDR משולבים לרוחב אפיק נתונים של 32 סיביות, ורוחב הפס של קריאה/כתיבה בין FPGA ל-DDR3 הוא עד 25Gb; תצורה כזו יכולה לענות על הצרכים של עיבוד נתונים ברוחב פס גבוה.
לוח הליבה AC7200 מרחיב 180 יציאות IO סטנדרטיות ברמת 3.3V, 15 יציאות IO סטנדרטיות ברמת 1.5V ו-4 זוגות של אותות דיפרנציאליים RX/TX במהירות גבוהה GTP. עבור משתמשים שזקוקים להרבה IO, לוח הליבה הזה יהיה בחירה טובה. יתרה מכך, הניתוב בין שבב FPGA לממשק שווה באורך ועיבוד דיפרנציאלי, וגודל לוח הליבה הוא רק 45*55 (מ"מ), שמתאים מאוד לפיתוח משני.

www.alinx.com

9 / 57

לוח פיתוח ARTIX-7 FPGA AX7203 מדריך למשתמש AC7200 Core Board (חזית View)

לוח AC7200 Core (אחורי View)
חלק 2.1: שבב FPGA
כפי שהוזכר לעיל, דגם ה-FPGA בו אנו משתמשים הוא AC7200-2FGG484I, השייך לסדרת ה-Artix-7 של Xilinx. דרגת המהירות היא 2, ודרגת הטמפרטורה היא דרגת תעשייה. דגם זה הוא חבילת FGG484 עם 484 פינים. כללי מתן שמות לשבב Xilinx ARTIX-7 FPGA כמפורט להלן

הגדרת דגם השבב הספציפי של סדרת ARTIX-7

www.alinx.com

10 /

ARTIX-7 FPGA פיתוח לוח AX7203 מדריך למשתמש

שבב FPGA על הלוח הפרמטרים העיקריים של שבב FPGA AC7200 הם כדלקמן

תן שם לתאים לוגיים
פרוסות כפכפי CLB Block RAMkb DSP פרוסות
PCIe Gen2 XADC
דרגת מהירות מקלט משדר GTP
דרגת טמפרטורה

פרמטרים ספציפיים 215360 33650 269200 13140 740 1
1 XADC, 12bit, 1Mbps AD 4 GTP6.6Gb/s max -2 תעשייתי

מערכת אספקת הכוח FPGA Artix-7 FPGA ספקי כוח הם V , CCINT V , CCBRAM V , CCAUX VCCO, VMGTAVCC ו-V . MGTAVTT VCCINT הוא פין אספקת הכוח הליבה של FPGA, אשר צריך להיות מחובר ל-1.0V; VCCBRAM הוא פין אספקת החשמל של זיכרון RAM בלוק FPGA, מתחבר ל-1.0V; VCCAUX הוא פין ספק כוח עזר FPGA, חבר 1.8V; VCCO הוא הכרךtagה של

www.alinx.com

11 /

ARTIX-7 FPGA פיתוח לוח AX7203 מדריך למשתמש
כל בנק של FPGA, כולל BANK0, BANK13~16, BANK34~35. בלוח הליבה AC7200 FPGA, BANK34 ו-BANK35 צריכים להיות מחוברים ל-DDR3, הכרךtagהחיבור של BANK הוא 1.5V, והנפחtage של BANK אחר הוא 3.3V. ה-VCCO של BANK15 ו-BANK16 מופעל על ידי ה-LDO, וניתן לשנותו על ידי החלפת שבב LDO. VMGTAVCC הוא כרך האספקהtage של מקלט המשדר GTP הפנימי FPGA, מחובר ל-1.0V; VMGTAVTT הוא כרך הסיוםtage של מקלט המשדר GTP, מחובר ל-1.2V.
מערכת ה-Artix-7 FPGA דורשת שרצף ההפעלה יופעל על ידי VCCINT, לאחר מכן VCCBRAM, לאחר מכן VCCAUX, ולבסוף VCCO. אם ל-VCCINT ול-VCCBRAM יש אותו כרךtagה, ניתן להפעיל אותם בו-זמנית. סדר הכוח outages הוא הפוך. רצף ההפעלה של מקלט ה-GTP הוא VCCINT, ואז VMGTAVCC, ואז VMGTAVTT. אם ל-VCCINT ול-VMGTAVCC יש אותו כרךtagה, ניתן להפעיל אותם בו-זמנית. רצף הכיבוי הוא בדיוק ההפך מרצף ההפעלה.
חלק 2.2: קריסטל דיפרנציאלי פעיל
לוח הליבה של AC7200 מצויד בשני גבישי דיפרנציאל אקטיביים של Sitime, האחד הוא 200MHz, הדגם הוא SiT9102-200.00MHz, השעון הראשי של המערכת עבור FPGA ומשמש ליצירת שעון בקרה DDR3; השני הוא 125MHz, הדגם הוא SiT9102 -125MHz, כניסת שעון ייחוס עבור מקלטי משדר GTP.
חלק 2.3: שעון דיפרנציאל פעיל 200Mhz
G1 באיור 3-1 הוא גביש דיפרנציאלי אקטיבי של 200M המספק את מקור השעון של מערכת לוח הפיתוח. פלט הקריסטל מחובר לפין השעון העולמי BANK34 MRCC (R4 ו-T4) של ה-FPGA. ניתן להשתמש בשעון דיפרנציאלי זה של 200Mhz כדי להניע את לוגיקה המשתמש ב-FPGA. משתמשים יכולים להגדיר את ה-PLLs וה-DCMs בתוך ה-FPGA כדי ליצור שעונים בתדרים שונים.

www.alinx.com

12 /

ARTIX-7 FPGA פיתוח לוח AX7203 מדריך למשתמש

200Mhz Active Differential Crystal Schematic

קריסטל דיפרנציאלי פעיל 200Mhz על לוח הליבה

הקצאת פיני שעון דיפרנציאלי 200Mhz
שם האות SYS_CLK_P SYS_CLK_N

FPGA PIN R4 T4

חלק 2.4: קריסטל דיפרנציאלי פעיל 148.5Mhz
G2 הוא גביש דיפרנציאלי פעיל של 148.5Mhz, שהוא שעון הקלט הייחוס המסופק למודול GTP בתוך ה-FPGA. פלט הקריסטל מחובר לפיני השעון GTP BANK216 MGTREFCLK0P (F6) ו-MGTREFCLK0N (E6) של ה-FPGA.

www.alinx.com

13 /

ARTIX-7 FPGA פיתוח לוח AX7203 מדריך למשתמש

148.5Mhz Active Differential Crystal Schematic

קריסטל דיפרנציאלי פעיל 1148.5Mhz על לוח הליבה

הקצאת פיני שעון דיפרנציאלי 125Mhz

שם נטו

PIN של FPGA

MGT_CLK0_P

MGT_CLK0_N

www.alinx.com

14 /

ARTIX-7 FPGA פיתוח לוח AX7203 מדריך למשתמש

חלק 2.5: DDR3 DRAM

לוח הליבה FPGA AC7200 מצויד בשני שבבי Micron 4Gbit (512MB) DDR3, דגם MT41J256M16HA-125 (תואם ל-MT41K256M16HA-125). ל-DDR3 SDRAM יש מהירות פעולה מקסימלית של 800MHz (קצב נתונים 1600Mbps). מערכת הזיכרון DDR3 מחוברת ישירות לממשק הזיכרון של BANK 34 ו-BANK35 של ה-FPGA. התצורה הספציפית של DDR3 SDRAM מוצגת בטבלה 4-1.

מספר סיביות U5,U6

שבב דגם MT41J256M16HA-125

קיבולת 256M x 16bit

מיקרון במפעל

תצורת DDR3 SDRAM

עיצוב החומרה של DDR3 דורש התייחסות קפדנית של שלמות האות. שקלנו באופן מלא את ההתנגדות התואמת לנגד/טרמינל, בקרת עכבת עקבות ובקרת אורך עקבות בתכנון המעגל ובתכנון ה-PCB כדי להבטיח פעולה מהירה ויציבה של DDR3.

ה-DDR3 DRAM סכמטי

www.alinx.com

15 /

ARTIX-7 FPGA פיתוח לוח AX7203 מדריך למשתמש

ה-DDR3 בלוח הליבה

הקצאת פינים DDR3 DRAM:

שם נטו

שם PIN של FPGA

DDR3_DQS0_P

IO_L3P_T0_DQS_AD5P_35

DDR3_DQS0_N DDR3_DQS1_P DDR3_DQS1_N DDR3_DQS2_P DDR3_DQS2_N DDR3_DQS3_P DDR3_DQS3_N
DDR3_DQ[0] DDR3_DQ [1] DDR3_DQ [2] DDR3_DQ [3] DDR3_DQ [4] DDR3_DQ [5]

IO_L3N_T0_DQS_AD5N_35 IO_L9P_T1_DQS_AD7P_35 IO_L9N_T1_DQS_AD7N_35
IO_L15P_T2_DQS_35 IO_L15N_T2_DQS_35 IO_L21P_T3_DQS_35 IO_L21N_T3_DQS_35 IO_L2P_T0_AD12P_35 IO_L5P_T0_AD13P_35 IO_L1N_T0_AD4N_35
IO_L6P_T0_35 IO_L2N_T0_AD12N_35 IO_L5N_T0_AD13N_35

www.alinx.com

FPGA P/N E1 D1 K2 J2 M1 L1 P5 P4 C2 G1 A1 F3 B2 F1
16 /

ARTIX-7 FPGA פיתוח לוח AX7203 מדריך למשתמש

DDR3_DQ [6]

IO_L1P_T0_AD4P_35

DDR3_DQ [7]

IO_L4P_T0_35

DDR3_DQ [8]

IO_L11P_T1_SRCC_35

DDR3_DQ [9]

IO_L11N_T1_SRCC_35

DDR3_DQ [10]

IO_L8P_T1_AD14P_35

DDR3_DQ [11]

IO_L10N_T1_AD15N_35

DDR3_DQ [12]

IO_L7N_T1_AD6N_35

DDR3_DQ [13]

IO_L10P_T1_AD15P_35

DDR3_DQ [14]

IO_L7P_T1_AD6P_35

DDR3_DQ [15]

IO_L12P_T1_MRCC_35

DDR3_DQ [16]

IO_L18N_T2_35

DDR3_DQ [17]

IO_L16P_T2_35

DDR3_DQ [18]

IO_L14P_T2_SRCC_35

DDR3_DQ [19]

IO_L17N_T2_35

DDR3_DQ [20]

IO_L14N_T2_SRCC_35

DDR3_DQ [21]

IO_L17P_T2_35

DDR3_DQ [22]

IO_L13N_T2_MRCC_35

DDR3_DQ [23]

IO_L18P_T2_35

DDR3_DQ [24]

IO_L20N_T3_35

DDR3_DQ [25]

IO_L19P_T3_35

DDR3_DQ [26]

IO_L20P_T3_35

DDR3_DQ [27]

IO_L22N_T3_35

DDR3_DQ [28]

IO_L23P_T3_35

DDR3_DQ [29]

IO_L24N_T3_35

DDR3_DQ [30]

IO_L24P_T3_35

DDR3_DQ [31]

IO_L22P_T3_35

DDR3_DM0

IO_L4N_T0_35

DDR3_DM1

IO_L8N_T1_AD14N_35

DDR3_DM2

IO_L16N_T2_35

DDR3_DM3

IO_L23N_T3_35

DDR3_A[0]

IO_L11N_T1_SRCC_34

AA4

DDR3_A[1]

IO_L8N_T1_34

AB2

DDR3_A[2]

IO_L10P_T1_34

AA5

DDR3_A[3]

IO_L10N_T1_34

AB5

DDR3_A[4]

IO_L7N_T1_34

AB1

DDR3_A[5]

IO_L6P_T0_34

www.alinx.com

17 /

ARTIX-7 FPGA פיתוח לוח AX7203 מדריך למשתמש

DDR3_A[6] DDR3_A[7] DDR3_A[8] DDR3_A[9] DDR3_A[10] DDR3_A[11] DDR3_A[12] DDR3_A[13] DDR3_A[14] DDR3_BA[0] DDR3_BA[1] DDR3_BA_2] DDR3_BA_0 DDR3_CAS DDR3_WE DDR3_ODT DDR3_RESET DDR3_CLK_P DDR3_CLK_N DDR3_CKE

IO_L5P_T0_34 IO_L1P_T0_34 IO_L2N_T0_34 IO_L2P_T0_34 IO_L5N_T0_34 IO_L4P_T0_34 IO_L4N_T0_34 IO_L1N_T0_34 IO_L6N_T0_VREF_34 IO_L9N_T1_DQS_34 IO_L9P_T1_DQS_34 IO_L11P_T1_SRCC_34 IO_L8P_T1_34 IO_L12P_T1_MRCC_34 IO_L12N_T1_MRCC_34 IO_L7P_T1_34 IO_L14N_T2_SRCC_34 IO_L15P_T2_DQS_34 IO_L3P_T0_DQS_34 IO_L3N_T0_DQS_34 IO_L14P_T2_SRCC_34

W1 T1 V2 U2 Y1 W2 Y2 U1 V3 AA3 Y3 Y4 AB3 V4 W4 AA1 U5 W6 R3 R2 T5

www.alinx.com

18 /

ARTIX-7 FPGA פיתוח לוח AX7203 מדריך למשתמש

חלק 2.6: פלאש QSPI

לוח הליבה FPGA AC7200 מצויד ב-128MBit QSPI FLASH אחד, והדגם הוא W25Q256FVEI, המשתמש ב-3.3V CMOS voltagהתקן. בשל האופי הלא נדיף של QSPI FLASH, ניתן להשתמש בו כהתקן אתחול למערכת לאחסון תמונת האתחול של המערכת. תמונות אלו כוללות בעיקר סיביות FPGA files, קוד יישום ARM, קוד יישום ליבה ונתוני משתמש אחרים fileס. הדגמים הספציפיים והפרמטרים הקשורים של QSPI FLASH מוצגים.

עמדה U8

דגם N25Q128

קיבולת 128M Bit

מפעל Numonyx

מפרט QSPI FLASH
QSPI FLASH מחובר לפינים הייעודיים של BANK0 ו-BANK14 של שבב FPGA. סיכת השעון מחוברת ל-CCLK0 של BANK0, ואותות אחרים לבחירת נתונים ושבבים מחוברים לפיני D00~D03 ו-FCS של BANK14 בהתאמה. מציג את חיבור החומרה של QSPI Flash.

הקצאות סיכות של QSPI Flash סכימטיות QSPI Flash:

www.alinx.com

19 /

ARTIX-7 FPGA פיתוח לוח AX7203 מדריך למשתמש

שם נטו QSPI_CLK QSPI_CS QSPI_DQ0 QSPI_DQ1 QSPI_DQ2 QSPI_DQ3

שם PIN של FPGA CCLK_0
IO_L6P_T0_FCS_B_14 IO_L1P_T0_D00_MOSI_14 IO_L1N_T0_D01_DIN_14
IO_L2P_T0_D02_14 IO_L2N_T0_D03_14

FPGA P/N L12 T19 P22 R22 P21 R21

QSPI בלוח הליבה

www.alinx.com

20 /

ARTIX-7 FPGA פיתוח לוח AX7203 מדריך למשתמש
חלק 2.7: נורת LED על לוח ליבה
ישנן 3 נורות LED אדומות על לוח הליבה AC7200 FPGA, אחת מהן היא נורית חיווי המתח (PWR), אחת היא נורית LED בתצורה (DONE), ואחת היא נורית LED למשתמש. כאשר לוח הליבה מופעל, מחוון המתח יידלק; כאשר ה-FPGA מוגדר, נורית התצורה תידלק. נורית ה-LED של המשתמש מחוברת ל-IO של BANK34, המשתמש יכול לשלוט בדלקה וכיבוי האור על ידי התוכנית. כאשר ה-IO כרךtagהמחובר למנורת המשתמש גבוה, נורית המשתמש כבויה. כאשר החיבור IO כרךtage נמוך, נורית המשתמש תידלק. התרשים הסכמטי של חיבור החומרה של אור LED מוצג:

נורות LED על לוח ליבה סכמטי

נורות LED ב-Core Board User LEDs הקצאת פינים

שם אות LED1

שם Pin FPGA IO_L15N_T2_DQS_34

FPGA PIN מספר W5

תיאור נורית משתמש

www.alinx.com

21 /

ARTIX-7 FPGA פיתוח לוח AX7203 מדריך למשתמש
חלק 2.8: לחצן איפוס
יש לחצן איפוס בלוח הליבה של AC7200 FPGA. לחצן האיפוס מחובר ל-IO הרגיל של BANK34 של שבב FPGA. המשתמש יכול להשתמש בכפתור האיפוס הזה כדי לאתחל את תוכנית FPGA. כאשר הכפתור נלחץ בעיצוב, האות voltagהקלט ל-IO נמוך, ואות האיפוס תקף; כאשר הכפתור אינו נלחץ, כניסת האות ל-IO גבוהה. התרשים הסכמטי של חיבור לחצן האיפוס מוצג:

סכמטי לחצן איפוס

לחצן איפוס בהקצאת סיכה של לחצן איפוס לוח הליבה

שם האות RESET_N

שם Pin ZYNQ IO_L17N_T2_34

מספר PIN ZYNQ T6

תיאור איפוס מערכת FPGA

www.alinx.com

22 /

ARTIX-7 FPGA פיתוח לוח AX7203 מדריך למשתמש
חלק 2.9: יTAG מִמְשָׁק
ה- J.TAG שקע הבדיקה J1 שמור בלוח הליבה של AC7200 עבור JTAG הורדה וניפוי באגים כאשר לוח הליבה משמש לבד. האיור הוא החלק הסכמטי של ה-JTAG נמל, הכולל TMS, TDI, TDO, TCK. , GND, +3.3V ששת האותות האלה.

JTAG סכמת ממשק ה-JTAG ממשק J1 בלוח הליבה AC7200 FPGA משתמש בחור בדיקה בעל 6 פינים בגובה 2.54 מ"מ בשורה אחת. אם אתה צריך להשתמש ב-JTAG חיבור לניפוי באגים בלוח הליבה, אתה צריך להלחים כותרת פינים בעלת 6 פינים בשורה אחת. מראה את ה-JTAG ממשק J1 בלוח הליבה AC7200 FPGA.
JTAG ממשק על לוח ליבה

www.alinx.com

23 /

ARTIX-7 FPGA פיתוח לוח AX7203 מדריך למשתמש
חלק 2.10: ממשק כוח על לוח הליבה
על מנת לגרום ללוח הליבה AC7200 FPGA לעבוד לבד, לוח הליבה שמור עם ממשק החשמל 2PIN (J3). כאשר המשתמש מספק חשמל ללוח הליבה באמצעות ממשק מתח 2PIN (J3), לא ניתן להפעיל אותו דרך לוח הספק. אחרת, עימות נוכחי עלול להתרחש.
ממשק חשמל בלוח הליבה

www.alinx.com

24 /

ARTIX-7 FPGA פיתוח לוח AX7203 מדריך למשתמש
חלק 2.11: מחברי לוח ללוח
ללוח הליבה יש בסך הכל ארבעה מחברי לוח ללוח מהירים. לוח הליבה משתמש בארבעה מחברים בין-לוחים בעלי 80 פינים כדי להתחבר ללוח המוביל. יציאת ה-IO של ה-FPGA מחוברת לארבעת המחברים על ידי ניתוב דיפרנציאלי. מרווח הפינים של המחברים הוא 0.5 מ"מ, הכנס ללוח ללוח מחברים בלוח הספק לתקשורת נתונים במהירות גבוהה.
ללוח הליבה יש בסך הכל ארבעה מחברי לוח ללוח מהירים. לוח הליבה משתמש בארבעה מחברים בין-לוחים בעלי 80 פינים כדי להתחבר ללוח המוביל. יציאת ה-IO של ה-FPGA מחוברת לארבעת המחברים על ידי ניתוב דיפרנציאלי. מרווח הפינים של המחברים הוא 0.5 מ"מ, הכנס ללוח ללוח מחברים בלוח הספק לתקשורת נתונים במהירות גבוהה.

מחברי לוח ללוח CON1 מחברי לוח ללוח עם 80 פינים CON1, המשמשים לחיבור
עם ספק הכוח של VCCIN (+5V) והארקה על לוח הספק, הרחב את ה-IOs הרגילים של ה-FPGA. יש לציין כאן ש-15 פינים של CON1 מחוברים ליציאת IO של BANK34, מכיוון שחיבור BANK34 מחובר ל-DDR3. לכן, הכרךtagהתקן של כל ה-IO של BANK34 זה הוא 1.5V. הקצאת פינים של מחברי לוח ללוח CON1

CON1 PIN PIN1 PIN3 PIN5 PIN7 PIN9

שם אות
VCCIN VCCIN VCCIN VCCIN GND

FPGA Pin Voltagרמה e

–

+5V

–

+5V

–

+5V

–

+5V

–

טָחוּן

CON1 PIN PIN2 PIN4 PIN6 PIN8 PIN10

שם אות
VCCIN VCCIN VCCIN VCCIN
GND

FPGA Pin Voltagרמה e

–

+5V

–

+5V

–

+5V

–

+5V

–

טָחוּן

www.alinx.com

25 /

ARTIX-7 FPGA פיתוח לוח AX7203 מדריך למשתמש

PIN11 PIN13 PIN15 PIN17 PIN19 PIN21 PIN23 PIN25 PIN27 PIN29 PIN31 PIN33 PIN35 PIN37 PIN39 PIN41 PIN43 PIN45 PIN47 PIN49 PIN51 PIN53 PIN55 PIN57 PIN59 PIN61 PIN63 PIN65 PIN67 PIN69 PIN71

NR VN XADC_VP NC NC GND B13_L5_N B13_L5_P B13_L7_N B13_L7_P GND B13_L3_N

Y13 AA14 AB11 AB12 AA13 AB13 Y8 Y7 AA6 Y6 V7 W7 M9 L10 F14 F13 E14 E13 D15

הארקה 3.3V 3.3V 3.3V 3.3V הארקה 3.3V 3.3V 1.5V 1.5V הארקה 1.5V 1.5V 1.5V 1.5V הארקה ADC ADC הארקה 3.3V 3.3V 3.3V 3.3V הארקה

PIN12 PIN14 PIN16 PIN18 PIN20 PIN22 PIN24 PIN26 PIN28 PIN30 PIN32 PIN34 PIN36 PIN38 PIN40 PIN42 PIN44 PIN46 PIN48 PIN50 PIN52 PIN54 PIN56 PIN58 PIN60 PIN62 PIN64 PIN66 PIN68 PIN70 PIN72

NC NC B13_L4_P B13_L4_N GND B13_L1_P B13_L1_N B13_L2_P B13_L2_N GND B13_L6_P B13_L6_N B34_L20_P B34_L20_N GND B34_21 B34_L21_34 _L22_N GND NC B34_L22 B34_L25_P B34_L24_N GND NC NC NC NC GND NC

AA15 AB15 Y16 AA16 AB16 AB17 W14 Y14 AB7 AB6 V8 V9 AA8 AB8 –

3.3V 3.3V הארקה 3.3V 3.3V 3.3V 3.3V הארקה 3.3V 3.3V 1.5V 1.5V הארקה 1.5V 1.5V 1.5V 1.5V הארקה

1.5V

–

טָחוּן

–

טָחוּן

–

www.alinx.com

26 /

ARTIX-7 FPGA פיתוח לוח AX7203 מדריך למשתמש

מחברי לוח ללוח CON2 כותרת החיבור הנשית בעלת 80 פינים CON2 משמשת להרחבת הרגיל
IO של BANK13 ו-BANK14 של FPGA. הכרךtagהסטנדרטים של שני הבנקים הם 3.3V. הקצאת פינים של מחברי לוח ללוח CON2

פין CON1

שם אות

PIN1 B13_L16_P

PIN3 B13_L16_N

PIN5 B13_L15_P

PIN7 B13_L15_N

PIN9

GND

PIN11 B13_L13_P

PIN13 B13_L13_N

PIN15 B13_L12_P

PIN17 B13_L12_N

PIN19

GND

PIN21 B13_L11_P

PIN23 B13_L11_N

PIN25 B13_L10_P

PIN27 B13_L10_N

PIN29

GND

PIN31 B13_L9_N

PIN33 B13_L9_P

PIN35 B13_L8_N

PIN37 B13_L8_P

PIN39

GND

PIN41 B14_L11_N

PIN43 B14_L11_P

PIN45 B14_L14_N

PIN47 B14_L14_P

פין FPGA W15 W16 T14 T15 V13 V14 W11 W12 Y11 Y12 V10 W10 AA11 AA10 AB10 AA9 V20 U20 V19 V18

כרך ידtage רמה 3.3V 3.3V 3.3V 3.3V הארקה 3.3V 3.3V 3.3V 3.3V הארקה 3.3V 3.3V 3.3V 3.3V הארקה 3.3V 3.3V 3.3V 3.3V הארקה 3.3V 3.3V 3.3V

CON1 PIN2 PIN4 PIN6 PIN8 PIN10 PIN12 PIN14 PIN16 PIN18 PIN20 PIN22 PIN24 PIN26 PIN28 PIN30 PIN32 PIN34 PIN36 PIN38 PIN40 PIN42 PIN44 PIN46 PIN48

שם אות
B14_L16_P B14_L16_N B13_L14_P B13_L14_N
GND B14_L10_P B14_L10_N B14_L8_N B14_L8_P
GND B14_L15_N B14_L15_P B14_L17_P B14_L17_N
GND B14_L6_N B13_IO0 B14_L7_N B14_L7_P
GND B14_L4_P B14_L4_N B14_L9_P B14_L9_N

FPGA Pin Voltage

רָמָה

V17

3.3V

W17

3.3V

U15

3.3V

V15

3.3V

–

טָחוּן

AB21

3.3V

AB22

3.3V

AA21

3.3V

AA20

3.3V

–

טָחוּן

AB20

3.3V

AA19

3.3V

AA18

3.3V

AB18

3.3V

–

טָחוּן

T20

3.3V

Y17

3.3V

W22

3.3V

W21

3.3V

–

טָחוּן

T21

3.3V

U21

3.3V

Y21

3.3V

Y22

3.3V

www.alinx.com

27 /

ARTIX-7 FPGA פיתוח לוח AX7203 מדריך למשתמש

PIN49 PIN51 PIN53 PIN55 PIN57 PIN59 PIN61 PIN63 PIN65 PIN67 PIN69 PIN71 PIN73 PIN75 PIN77 PIN79

GND B14_L5_N B14_L5_P B14_L18_N B14_L18_P
GND B13_L17_P B13_L17_N B14_L21_N B14_L21_P
GND B14_L22_P B14_L22_N B14_L24_N B14_L24_P
B14_IO0

R19 P19 U18 U17
T16 U16 P17 N17
P15 R16 R17 P16 P20

הארקה 3.3V 3.3V 3.3V 3.3V הארקה 3.3V 3.3V 3.3V 3.3V הארקה 3.3V 3.3V 3.3V 3.3V 3.3V

PIN50 PIN52 PIN54 PIN56 PIN58 PIN60 PIN62 PIN64 PIN66 PIN68 PIN70 PIN72 PIN74 PIN76 PIN78 PIN80

GND B14_L12_N B14_L12_P B14_L13_N B14_L13_P
GND B14_L3_N B14_L3_P B14_L20_N B14_L20_P
GND B14_L19_N B14_L19_P B14_L23_P B14_L23_N B14_IO25

W20 W19 Y19 Y18
V22 U22 T18 R18
R14 P14 N13 N14 N15

הארקה 3.3V 3.3V 3.3V 3.3V
הארקה 3.3V 3.3V 3.3V 3.3V
הארקה 3.3V 3.3V 3.3V 3.3V 3.3V

מחברי לוח ללוח CON3 מחבר 80 פינים CON3 משמש להרחבת ה-IO הרגיל של
BANK15 ו-BANK16 של ה-FPGA. בנוסף, ארבעה JTAG אותות מחוברים גם ללוח הספק דרך מחבר CON3. הכרךtagהסטנדרטים של BANK15 ו-BANK16 ניתנים להתאמה באמצעות שבב LDO. ברירת המחדל המותקנת של LDO היא 3.3V. אם אתה רוצה להוציא רמות סטנדרטיות אחרות, אתה יכול להחליף אותו ב-LDO מתאים. הקצאת פינים של מחברי לוח ללוח CON3

CON1 PIN PIN1 PIN3 PIN5 PIN7

שם אות
B15_IO0 B16_IO0 B15_L4_P B15_L4_N

FPGA Pin J16 F15 G17 G18

כרך ידtagרמה e

פין CON1

3.3V PIN2

3.3V PIN4

3.3V PIN6

3.3V

PIN8

שם אות
B15_IO25 B16_IO25 B16_L21_N B16_L21_P

FPGA Pin Voltagרמה e

M17

3.3V

F21

3.3V

A21

3.3V

B21

3.3V

www.alinx.com

28 /

ARTIX-7 FPGA פיתוח לוח AX7203 מדריך למשתמש

PIN9 PIN11 PIN13 PIN15 PIN17 PIN19 PIN21 PIN23 PIN25 PIN27 PIN29 PIN31 PIN33 PIN35 PIN37 PIN39 PIN41 PIN43 PIN45 PIN47 PIN49 PIN51 PIN53 PIN55 PIN57 PIN59 PIN61 PIN63 PIN65 PIN67 PIN69 PIN71

GND B15_L2_P B15_L2_N B15_L12_P B15_L12_N
GND B15_L11_P B15_L11_N B15_L1_N B15_L1_P
GND B15_L5_P B15_L5_N B15_L3_N B15_L3_P
GND B15_L19_P B15_L19_N B15_L20_P B15_L20_N
GND B15_L14_P B15_L14_N B15_L21_P B15_L21_N
GND B15_L23_P B15_L23_N B15_L22_P B15_L22_N
GND B15_L24_P

G15 G16 J19 H19
J20 J21 G13 H13
J15 H15 H14 J14
K13 K14 M13 L13
L19 L20 K17 J17 L16 K16 L14 L15 M15

הארקה 3.3V 3.3V 3.3V 3.3V
הארקה 3.3V 3.3V 3.3V 3.3V
הארקה 3.3V 3.3V 3.3V 3.3V
הארקה 3.3V 3.3V 3.3V 3.3V
הארקה 3.3V 3.3V 3.3V 3.3V הארקה 3.3V 3.3V 3.3V 3.3V הארקה 3.3V

PIN10 PIN12 PIN14 PIN16 PIN18 PIN20 PIN22 PIN24 PIN26 PIN28 PIN30 PIN32 PIN34 PIN36 PIN38 PIN40 PIN42 PIN44 PIN46 PIN48 PIN50 PIN52 PIN54 PIN56 PIN58 PIN60 PIN62 PIN64 PIN66 PIN68 PIN70 PIN72

GND B16_L23_P B16_L23_N B16_L22_P B16_L22_N
GND B16_L24_P B16_L24_N B15_L8_N B15_L8_P
GND B15_L7_N B15_L7_P B15_L9_P B15_L9_N
GND B15_L15_N B15_L15_P B15_L6_N B15_L6_P
GND B15_L13_N B15_L13_P B15_L10_P B15_L10_N
GND B15_L18_P B15_L18_N B15_L17_N B15_L17_P
GND B15_L16_P

E21 D21 E22 D22
G21 G22 G20 H20
H22 J22 K21 K22
M22 N22 H18 H17
K19 K18 M21 L21
N20 M20 N19 N18
M18

www.alinx.com

29 /

ARTIX-7 FPGA פיתוח לוח AX7203 מדריך למשתמש

PIN73 B15_L24_N

M16

3.3V

PIN74 B15_L16_N

L18

3.3V

PIN75

–

PIN76

–

PIN77 FPGA_TCK

V12

3.3V

PIN78

FPGA_TDI

R13

3.3V

PIN79 FPGA_TDO

U13

3.3V

PIN80 FPGA_TMS

T13

3.3V

מחברי לוח ללוח CON4 מחבר 80 פינים CON4 משמש להרחבת ה-IO וה-GTP הרגילים
נתונים ואותות שעון במהירות גבוהה של FPGA BANK16. הכרךtagניתן לכוונן את התקן של יציאת ה-IO של BANK16 באמצעות שבב LDO. ברירת המחדל המותקנת של LDO היא 3.3V. אם המשתמש רוצה להוציא רמות סטנדרטיות אחרות, ניתן להחליפו ב-LDO מתאים. הנתונים המהירים ואותות השעון של ה-GTP מנותבים באופן דיפרנציאלי על לוח הליבה. קווי הנתונים שווים באורכם ונשמרים במרווח מסוים כדי למנוע הפרעות אות. הקצאת פינים של מחברי לוח ללוח CON4

CON1 PIN1 PIN3 PIN5 PIN7 PIN9 PIN11 PIN13 PIN15 PIN17 PIN19 PIN21 PIN23 PIN25 PIN27 PIN29

שם אות
NC NC

FPGA Pin Voltagרמה e -
–

CON1 Pin NC NC

–

GND NC

–

PIN10 הארקה

–

PIN12

–

PIN14

GND

–

PIN16 הארקה

MGT_TX3_P

D7 PIN18 דיפרנציאלי

MGT_TX3_N

C7 דיפרנציאל PIN20

GND

–

PIN22 הארקה

MGT_RX3_P D9 PIN24 דיפרנציאלי

MGT_RX3_N

C9 דיפרנציאל PIN26

GND

- קרקע, אדמה

PIN28

MGT_TX1_P

D5 PIN30 דיפרנציאלי

שם אות FPGA Pin Voltage

רָמָה

–

GND

–

טָחוּן

MGT_TX2_P

B6 דיפרנציאל

MGT_TX2_N

A6 דיפרנציאל

GND

–

טָחוּן

MGT_RX2_P

B10 דיפרנציאל

MGT_RX2_N

A10 דיפרנציאל

GND

–

טָחוּן

MGT_TX0_P

B4 דיפרנציאל

MGT_TX0_N

A4 דיפרנציאל

GND

–

טָחוּן

MGT_RX0_P

B8 דיפרנציאל

www.alinx.com

30 /

ARTIX-7 FPGA פיתוח לוח AX7203 מדריך למשתמש

PIN31 PIN33 PIN35 PIN37 PIN39 PIN41 PIN43 PIN45 PIN47 PIN49 PIN51 PIN53 PIN55 PIN57 PIN59 PIN61 PIN63 PIN65 PIN67 PIN69 PIN71 PIN73 PIN75 PIN77 PIN79

MGT_TX1_N GND
MGT_RX1_P MGT_RX1_N
GND B16_L5_P B16_L5_N B16_L7_P B16_L7_N
GND B16_L9_P B16_L9_N B16_L11_P B16_L11_N
GND B16_L13_P B16_L13_N B16_L15_P B16_L15_N
GND B16_L17_P B16_L17_N B16_L19_P B16_L19_N
NC

C5 D11 C11 E16 D16 B15 B16 A15 A16 B17 B18 C18 C19 F18 E18 A18 A19 D20 C20 –

קרקע דיפרנציאלית
דיפרנציאל דיפרנציאל
הארקה 3.3V 3.3V 3.3V 3.3V
הארקה 3.3V 3.3V 3.3V 3.3V הארקה 3.3V 3.3V 3.3V 3.3V הארקה 3.3V 3.3V 3.3V 3.3V

PIN32 PIN34 PIN36 PIN38 PIN40 PIN42 PIN44 PIN46 PIN48 PIN50 PIN52 PIN54 PIN56 PIN58 PIN60 PIN62 PIN64 PIN66 PIN68 PIN70 PIN72 PIN74 PIN76 PIN78 PIN80

MGT_RX0_N GND
MGT_CLK1_P MGT_CLK1_N
GND B16_L2_P B16_L2_N B16_L3_P B16_L3_N
GND B16_L10_P B16_L10_N B16_L12_P B16_L12_N
GND B16_L14_P B16_L14_N B16_L16_P B16_L16_N
GND B16_L18_P B16_L18_N B16_L20_P B16_L20_N
NC

A8 דיפרנציאל

–

טָחוּן

F10 דיפרנציאל

E10 דיפרנציאל

–

טָחוּן

F16

3.3V

E17

3.3V

C14

3.3V

C15

3.3V

–

טָחוּן

A13

3.3V

A14

3.3V

D17

3.3V

C17

3.3V

–

טָחוּן

E19

3.3V

D19

3.3V

B20

3.3V

A20

3.3V

–

טָחוּן

F19

3.3V

F20

3.3V

C22

3.3V

B22

3.3V

–

www.alinx.com

31 /

ARTIX-7 FPGA פיתוח לוח AX7203 מדריך למשתמש
חלק 2.12: אספקת חשמל
לוח הליבה AC7200 FPGA מופעל על ידי DC5V באמצעות לוח נשא, והוא מופעל על ידי ממשק J3 כאשר הוא משמש לבד. אנא היזהר לא לספק חשמל על ידי ממשק J3 ולוח הספק בו זמנית כדי למנוע נזק. תרשים עיצוב ספק הכוח על הלוח מוצג ב.

אספקת חשמל על לוח הליבה

לוח הפיתוח מופעל באמצעות +5V ומומר ל-+3.3V, +1.5V, +1.8V, +1.0V אספקת חשמל לארבע כיוונים באמצעות ארבעה שבבי ספק כוח DC/DC TLV62130RGT. זרם המוצא יכול להיות עד 3A לכל ערוץ. VCCIO נוצר על ידי LDOSPX3819M5-3-3 אחד. VCCIO מספקת בעיקר חשמל ל-BANK15 ו-BANK16 של FPGA. משתמשים יכולים לשנות את ה-IO של BANK15,16 לנפח אחרtage סטנדרטים על ידי החלפת שבב LDO שלהם. 1.5V מייצר את כרך VTT ו-VREFtagזה נדרש על ידי DDR3 באמצעות TPS51200 של TI. ספק הכוח 1.8V MGTAVTT MGTAVCC עבור מקלט המשדר GTP מופק על ידי שבב TPS74801 של TI. הפונקציות של כל חלוקת כוח מוצגות בטבלה הבאה:

www.alinx.com

32 /

ARTIX-7 FPGA פיתוח לוח AX7203 מדריך למשתמש

ספק כוח +1.0V +1.8V +3.3V +1.5V
VREF,VTT(+0.75V) MVCCIP(+3.3V) MGTAVTT(+1.2V)
MGTVCCAUX(+1.8V)

פונקציה FPGA Core Voltage FPGA עזר כרךtage, ספק כוח TPS74801 VCCIO של Bank0,Bank13 ו-Bank14 של FPGA, QSIP FLASH, Clock Crystal DDR3, Bank34 ו-Bank35 של FPGA
DDR3 FPGA Bank15, Bank16 GTP Transceiver Bank216 of FPGA GTP Transceiver Bank216 of FPGA

מכיוון שלספק הכוח של Artix-7 FPGA יש את דרישת רצף ההדלקה, בתכנון המעגל, תכננו בהתאם לדרישות ההספק של השבב, וההפעלה היא 1.0V->1.8V->(1.5 V, 3.3V, VCCIO) ו-1.0V-> MGTAVCC -> MGTAVTT, עיצוב המעגל כדי להבטיח את הפעולה הרגילה של השבב.

חלק 2.13: דיאגרמת מבנה

www.alinx.com

33 /

ARTIX-7 FPGA פיתוח לוח AX7203 מדריך למשתמש
חלק 3: לוח מוביל

חלק 3.1: מבוא ללוח המוביל
דרך ההקדמה הקודמת של הפונקציה, אתה יכול להבין את הפונקציה של חלק לוח הנשא
ממשק 1 ערוץ PCIe x4 במהירות גבוהה להעברת נתונים 2 ערוצים 10/100M/1000M Ethernet RJ-45 ממשק 1 ערוץ HDMI ממשק כניסת וידאו 1 ערוץ HDMI ממשק יציאת וידאו 1 ערוץ USB Uart ממשק תקשורת 1 SD כרטיס חריץ XADA ממשק יציאות הרחבה של EEPROM 2 ערוצים 40 פינים JTAG ממשק איתור באגים 2 מקשים עצמאיים 4 נורות LED למשתמש

www.alinx.com

34 /

ARTIX-7 FPGA פיתוח לוח AX7203 מדריך למשתמש

חלק 3.2: ממשק Gigabit Ethernet

לוח הפיתוח AX7203 FPGA מספק למשתמשים 2 ערוצים

שירות תקשורת רשת Gigabit דרך ה-Micrel KSZ9031RNX

שבב Ethernet PHY. שבב KSZ9031RNX תומך 10/100/1000 Mbps

קצב השידור ברשת ומתקשר עם ה-FPGA דרך ה-GMII

מִמְשָׁק. KSZ9031RNX תומך בהתאמת MDI/MDX, במהירויות שונות

התאמות, התאמת מאסטר/עבד ותמיכה באפיק MDIO עבור PHY

ניהול רישום.

ה-KSZ9031RNX יזהה את מצב הרמה של כמה IOs ספציפיים

לקבוע את מצב העבודה שלהם לאחר ההפעלה. טבלה 3-1-1 מתארת את

מידע על הגדרות ברירת המחדל לאחר הפעלת שבב GPHY.

הוראות סיכה לתצורה

ערך תצורה

PHYAD[2:0] CLK125_EN
SELRGV AN[1:0] השהיית RX Delay TX

MDIO/MDC מצב PHY כתובת 3.3V, 2.5V, 1.5/1.8V כרךtage בחירה תצורת משא ומתן אוטומטי
שעון RX 2ns השהיית שעון TX השהיית 2ns בחירת RGMII או GMII

כתובת PHY 011 3.3V
(10/100/1000M) אדפטיבי Delay Delay GMII

טבלה 3-2-1: ערך תצורת ברירת המחדל של שבב PHY

כאשר הרשת מחוברת ל-Gigabit Ethernet, העברת הנתונים של FPGA ושבב PHY KSZ9031RNX מועברת דרך אפיק GMII, שעון השידור הוא 125Mhz. שעון הקבלה E_RXC מסופק על ידי שבב PHY, שעון השידור E_GTXC מסופק על ידי ה-FPGA, והנתונים הם sampמובל בקצה העולה של השעון.
כאשר הרשת מחוברת ל-100M Ethernet, העברת הנתונים של FPGA ושבב PHY KSZ9031RNX מועברת דרך אפיק GMII, שעון השידור הוא 25Mhz. שעון הקבלה E_RXC מסופק על ידי שבב PHY, שעון השידור E_GTXC מסופק על ידי ה-FPGA, והנתונים הם

www.alinx.com

35 /

ARTIX-7 FPGA פיתוח לוח AX7203 מדריך למשתמש sampמובל בקצה העולה של השעון.
איור 3-2-1: סכמטי ממשק Gigabit Ethernet

איור 3-3-2: ממשק Gigabit Ethernet בלוח ה-Carrier

www.alinx.com

36 /

ARTIX-7 FPGA פיתוח לוח AX7203 מדריך למשתמש

הקצאות פינים של שבב Gigabit Ethernet PHY1 הן כדלקמן

שם האות E1_GTXC E1_TXD0 E1_TXD1 E1_TXD2 E1_TXD3 E1_TXEN E1_RXC E1_RXD0 E1_RXD1 E1_RXD2 E1_RXD3 E1_RXDV E1_MDC E1_MDIO E1_RESET

מספר פין FPGA E18 C20 D20 A19 A18 F18 B17 A16 B18 C18 C19 A15 B16 B15 D16

תיאור שעון שידור PHY1 RGMII
PHY1 העברת נתונים bit0 PHY1 העברת נתונים bit1 PHY1 העברת נתונים bit2 PHY1 העברת נתונים bit3 PHY1 שידור הפעלת אות PHY1 RGMII קבלת שעון PHY1 קבלת נתונים ביט0 PHY1 קבלת נתונים ביט1 PHY1 קבלת נתונים ביט2 PHY1 ניהול אות PHY 3 PHY 1 ניהול אות PHY 1 חוקי נתונים
אות איפוס PHY1

הקצאות פינים של שבב Gigabit Ethernet PHY2 הן כדלקמן

שם האות E2_GTXC E2_TXD0 E2_TXD1 E2_TXD2 E2_TXD3 E2_TXEN E2_RXC E2_RXD0 E2_RXD1 E2_RXD2 E2_RXD3 E2_RXDV E2_MDC E2_MDIO E2_RESET

מספר פין FPGA A14 E17 C14 C15 A13 D17 E19 A20 B20 D19 C17 F19 F20 C22 B22

תיאור שעון שידור PHY2 RGMII
PHY2 העברת נתונים bit0 PHY2 העברת נתונים bit1 PHY2 העברת נתונים bit2 PHY2 העברת נתונים bit3 PHY2 שידור הפעלת אות PHY2 RGMII קבלת שעון PHY2 קבלת נתונים ביט0 PHY2 קבלת נתונים ביט1 PHY2 קבלת נתונים ביט2 PHY2 ניהול אות PHY 3 PHY 2 ניהול אות PHY 2 חוקי נתונים
אות איפוס PHY2

www.alinx.com

37 /

ARTIX-7 FPGA פיתוח לוח AX7203 מדריך למשתמש
חלק 3.3: ממשק PCIe x4
לוח הפיתוח AX7203 FPGA מספק ממשק PCIe x4 להעברת נתונים במהירות גבוהה ברמה תעשייתית. ממשק כרטיס ה-PCIE תואם את המפרט החשמלי הסטנדרטי של כרטיס PCIe וניתן להשתמש בו ישירות בחריץ ה-X4 PCIe של מחשב רגיל.
אותות השידור והקליטה של ממשק PCIe מחוברים ישירות למקלט ה-GTP של ה-FPGA. ארבעת הערוצים של אותות TX ו-RX מחוברים ל-FPGA באותות דיפרנציאליים, וקצב התקשורת של ערוץ יחיד יכול להגיע ברוחב פס של עד 5G. שעון הייחוס PCIe מסופק ללוח הפיתוח AX7203 FPGA על ידי חריץ PCIe של המחשב עם תדר שעון ייחוס של 100Mhz.
דיאגרמת העיצוב של ממשק PCIe של לוח הפיתוח AX7203 FPGA מוצג באיור 3-3-1, כאשר אות השידור של TX ואות שעון הייחוס CLK מחוברים במצב צמוד AC.

איור 3-3-1: סכימה של PCIex4

www.alinx.com

38 /

ARTIX-7 FPGA פיתוח לוח AX7203 מדריך למשתמש

איור 3-3-2: PCIex4 בלוח ה-Carrier

הקצאת פינים של ממשק PCIex4:

שם אות

פין FPGA

PCIE_RX0_P

D11

PCIE_RX0_N

C11

PCIE_RX1_P

PCIE_RX1_N

PCIE_RX2_P

B10

PCIE_RX2_N

A10

PCIE_RX3_P

PCIE_RX3_N

PCIE_TX0_P

PCIE_TX0_N

PCIE_TX1_P

PCIE_TX1_N

PCIE_TX2_P

PCIE_TX2_N

PCIE_TX3_P

PCIE_TX3_N

PCIE_CLK_P

F10

PCIE_CLK_N

E10

תיאור PCIE Channel 0 Data Receive Positive PCIE Channel 0 Data Receive Negative PCIE Channel 1 Data Receive Positive PCIE Channel 1 Data Receive Positive PCIE Channel 2 Data Receive Positive PCIE Channel 2 Data Receive Positive PCIE Channel 3 Data Receive Positive PCIE Channel 3 Data Receive Negative PCIE ערוץ 0 העברת נתונים חיובית ערוץ PCIE 0 העברת נתונים שליליות ערוץ PCIE 1 העברת נתונים חיובית ערוץ PCIE ערוץ 1 העברת נתונים שליליות ערוץ PCIE 2 העברת נתונים חיובית ערוץ PCIE 2 העברת נתונים שליליות ערוץ PCIE ערוץ 3 העברת נתונים חיובית ערוץ PCIE 3 נתונים שליליים
PCIE Reference Clock חיובי PCIE Reference Clock שלילי

www.alinx.com

39 /

ARTIX-7 FPGA פיתוח לוח AX7203 מדריך למשתמש
חלק 3.4: ממשק פלט HDMI
ממשק פלט HDMI, בחר בשבב הקידוד SIL9134 HDMI (DVI) של Silion Image, תמיכה עד פלט 1080P@60Hz, תמיכה בפלט תלת מימד.
ממשק תצורת IIC של SIL9134 מחובר גם ל-IO של ה-FPGA. ה-SIL9134 מאותחל ונשלט על ידי תכנות FPGA. חיבור החומרה של ממשק יציאת HDMI מוצג באיור 3-4-1.

איור 3-4-1: סכמת פלט HDMI

איור 3-4-1: פלט HDMI בלוח ה-Carrier

www.alinx.com

40 /

ARTIX-7 FPGA פיתוח לוח AX7203 מדריך למשתמש

הקצאת פינים של כניסת HDMI:
שם האות 9134_nRESET
9134_CLK 9134_HS 9134_VS 9134_DE 9134_D[0] 9134_D[1] 9134_D[2] 9134_D[3] 9134_D[4] 9134_D[5] 9134_D[6] 9134_7D 9134_D[8] 9134_D[9] 9134_D[ 10] 9134_D[11] 9134_D[12] 9134_D[13] 9134_D[14] 9134_D[15] 9134_D[16] 9134_D[17] 9134_D[18] [9134_19] 9134] 20] 9134_D[21]

פין FPGA J19 M13 T15 T14 V13 V14 H14 J14 K13 K14 L13 L19 L20 K17 J17 L16 K16 L14 L15 M15 M16 L18 M18 N18 N19 M20 N20 L21 M21

www.alinx.com

41 /

ARTIX-7 FPGA פיתוח לוח AX7203 מדריך למשתמש
חלק 3.5: ממשק כניסת HDMI
ממשק פלט HDMI, בחר בשבב מפענח HDMI SIL9013 של Silion Image, תמיכה בעד 1080P@60Hz קלט ותמיכה בפלט נתונים בפורמטים שונים.
ממשק תצורת IIC של SIL9013 מחובר ל-IO של ה-FPGA. ה-SIL9013 מאותחל ונשלט באמצעות תכנות FPGA. חיבור החומרה של ממשק כניסת ה-HDMI מוצג באיור 3-5-1.

איור 3-5-1: סכמת כניסת HDMI

איור 3-5-2: כניסת HDMI בלוח הספק

www.alinx.com

42 /

ARTIX-7 FPGA פיתוח לוח AX7203 מדריך למשתמש

הקצאת פינים של כניסת HDMI:
שם האות 9013_nRESET
9013_CLK 9013_HS 9013_VS 9013_DE 9013_D[0] 9013_D[1] 9013_D[2] 9013_D[3] 9013_D[4] 9013_D[5] 9013_D[6] 9013_7D 9013_D[8] 9013_D[9] 9013_D[ 10] 9013_D[11] 9013_D[12] 9013_D[13] 9013_D[14] 9013_D[15] 9013_D[16] 9013_D[17] 9013_D[18] [9013_19] 9013] 20] 9013_D[21]

מספר פין FPG H19 K21 K19 K18 H17 H18 N22 M22 K22 J22 H22 H20 G20 G22 G21 D22 E22 D21 E21 B21 A21 F21 M17 J16 F15 G17 G18 G15 G16

www.alinx.com

43 /

ARTIX-7 FPGA פיתוח לוח AX7203 מדריך למשתמש
חלק 3.6: חריץ לכרטיס SD
כרטיס ה-SD (כרטיס זיכרון דיגיטלי מאובטח) הוא כרטיס זיכרון המבוסס על תהליך זיכרון הבזק של מוליכים למחצה. הוא הושלם בשנת 1999 על ידי הקונספט היפנית בראשות פנסוניק, והמשתתפים טושיבה וסנדיסק מארצות הברית ערכו מחקר ופיתוח משמעותיים. בשנת 2000, חברות אלו השיקו את עמותת SD (Secure Digital Association), אשר לה מערך חזק ומשך אליה מספר רב של ספקים. אלה כוללים את IBM, Microsoft, Motorola, NEC, Samsung ואחרות. מונעים על ידי יצרנים מובילים אלה, כרטיסי SD הפכו לכרטיס הזיכרון הנפוץ ביותר במכשירים דיגיטליים לצרכנים.
כרטיס ה-SD הוא התקן אחסון נפוץ מאוד. כרטיס ה-SD המורחב תומך במצב SPI ובמצב SD. כרטיס ה-SD המשמש הוא כרטיס MicroSD. התרשים הסכמטי מוצג באיור 3-6-1.

איור 3-6-1: סכמטי של כרטיס SD

www.alinx.com

44 /

ARTIX-7 FPGA פיתוח לוח AX7203 מדריך למשתמש

איור 3-6-2: חריץ לכרטיס SD בלוח המוביל

הקצאת סיכה של חריץ כרטיס SD:
שם האות SD_CLK SD_CMD SD_CD_N SD_DAT0 SD_DAT1 SD_DAT2 SD_DAT3

מצב SD

FPGA PIN AB12 AB11 F14 AA13 AB13 Y13 AA14

חלק 3.7: USB ליציאה טורית
לוח הפיתוח AX7203 FPGA כולל את שבב USB-UAR של Silicon Labs CP2102GM. ממשק ה-USB משתמש בממשק MINI USB. זה יכול להיות מחובר ליציאת USB של המחשב העליון עבור תקשורת נתונים טורית עם כבל USB. התרשים הסכמטי של עיצוב מעגל USB Uart מוצג באיור 3-7-1:

www.alinx.com

45 /

לוח פיתוח ARTIX-7 FPGA AX7203 מדריך למשתמש איור 3-7-1: סכימה של USB ליציאה טורית

איור 3-7-2: USB ליציאת טורית בלוח ה-Carrier
שני מחווני LED (LED3 ו-LED4) מוגדרים לאות היציאה הטורית, ומסך המשי על ה-PCB הוא TX ו-RX, מה שמצביע על כך שליציאה הטורית יש שידור או קליטה של נתונים, כפי שמוצג באיור 3-3-3 הבא.

איור 3-7-3: מחווני LED לתקשורת יציאה טורית סכמטית

www.alinx.com

46 /

ARTIX-7 FPGA פיתוח לוח AX7203 מדריך למשתמש

הקצאת פינים USB ליציאה טורית:
שם האות UART1_RXD UART1_TXD

FPGA PIN P20 N15

חלק 3.8: EEPROM 24LC04
לוח הספק AX7013 מכיל EEPROM, דגם 24LC04, ובעל קיבולת של 4Kbit (2*256*8bit). הוא מורכב משני בלוקים של 256 בתים ומתקשר באמצעות אפיק IIC. ה-EEPROM המשולב מיועד ללמוד כיצד לתקשר עם אוטובוס ה-IIC. אות I2C של ה-EEPROM מחובר ליציאת BANK14 IO בצד FPGA. איור 3-8-1 להלן מציג את העיצוב של ה-EEPROM

איור 3-8-1: סכמטי EEPROM

איור 3-8-2: EEPROM בלוח ה-Carrier

www.alinx.com

47 /

ARTIX-7 FPGA פיתוח לוח AX7203 מדריך למשתמש

הקצאת סיכות EEPROM
שם נטו EEPROM_I2C_SCL EEPROM_I2C_SDA

FPGA PIN F13 E14

חלק 3.9: כותרת הרחבה
לוח הספק שמור עם שתי יציאות הרחבה סטנדרטיות של 0.1 פינים J40 ו-J11 מרווחים של 13 אינץ', המשמשות לחיבור מודולי ALINX או המעגל החיצוני שתוכנן על ידי המשתמש. ליציאת ההרחבה 40 אותות, מתוכם ספק כוח 1V 5 ערוץ, ספק כוח 2 ערוצים 3.3 V, הארקה 3 ערוצים ו-34 IO. אל תחבר ישירות את ה-IO ישירות להתקן 5V כדי למנוע צריבת FPGA. אם אתה רוצה לחבר ציוד 5V, אתה צריך לחבר שבב המרת רמה.
נגד 33 אוהם מחובר בסדרה בין יציאת ההרחבה לחיבור FPGA כדי להגן על ה-FPGA מפני ווליום חיצוניtage או נוכחי. המעגל של יציאת ההרחבה (J11) מוצג באיור 3-9-1.

איור 3-9-1: סכימה של כותרת הרחבה J11

www.alinx.com

48 /

ARTIX-7 FPGA פיתוח לוח AX7203 מדריך למשתמש
האיור 3-9-2 פירט את יציאת ההרחבה J4 בלוח הספק. Pin1 ו-Pin2 של יציאת ההרחבה כבר מסומנים על הלוח.

איור 3-9-2: כותרת הרחבה J11 בלוח ה-Carrier

הקצאת פינים של כותרת הרחבת J11

מספר PIN

פין FPGA

מספר PIN

פין FPGA

GND

+5V

P16

R17

R16

P15

N17

P17

U16

T16

U17

U18

P19

R19

V18

V19

U20

V20

AA9

AB10

AA10

AA11

W10

V10

Y12

Y11

W12

W11

AA15

AB15

Y16

AA16

AB16

AB17

W14

Y14

GND

+3.3V

www.alinx.com

49 /

ARTIX-7 FPGA פיתוח לוח AX7203 מדריך למשתמש

איור 3-9-3: סכימה של כותרת הרחבה J13
האיור 3-9-4 פירט את יציאת ההרחבה J13 בלוח הספק. Pin1 ו-Pin2 של יציאת ההרחבה כבר מסומנים על הלוח.

איור 3-9-4: כותרת הרחבה J13 בלוח המוביל

הקצאת פינים של כותרת הרחבת J13

מספר PIN

פין FPGA

GND

W16

V17

U15

מספר סיכה 2 4 6 8

פין FPGA +5V W15 W17 V15

www.alinx.com

50 /

ARTIX-7 FPGA פיתוח לוח AX7203 מדריך למשתמש

AB21

AB22

AA21

AA20

AB20

AA19

AA18

AB18

T20

Y17

W22

W21

T21

U21

Y21

Y22

W20

W19

Y19

Y18

V22

U22

T18

R18

R14

P14

N13

N14

GND

+3.3V

חלק 3.10: יTAG מִמְשָׁק
AJTAG הממשק שמור על לוח הספק AX7203 FPGA להורדת תוכניות FPGA או קושחה ל-FLASH. על מנת למנוע נזק לשבב FPGA הנגרם כתוצאה מחיבור חם, מתווספת דיודת הגנה ל-JTAG אות כדי להבטיח שהוולtage של האות נמצא בטווח המקובל על ידי ה-FPGA כדי למנוע נזק לשבב FPGA.

איור 3-10-1: JTAG סכמטי ממשק

www.alinx.com

51 /

ARTIX-7 FPGA פיתוח לוח AX7203 מדריך למשתמש
איור 3-10-2: JTAG ממשק על לוח הספק
היזהר לא להחליף חם כאשר JTAG הכבל מחובר ומנותק.
חלק 3.11: ממשק XADC (לא מותקן כברירת מחדל)
ללוח ה-carrier AX7203 יש ממשק מחבר XADC מורחב, והמחבר משתמש בפין בגודל 2×8 של 0.1 אינץ'. ממשק XADC מרחיב שלושה זוגות של ממשקי קלט דיפרנציאליים של ADC לממיר 12-Bit 1Msps אנלוגי לדיגיטלי של ה-FPGA. זוג אחד של ממשקים דיפרנציאליים מחובר לערוץ הכניסה האנלוגי הדיפרנציאלי הייעודי VP/VN של ה-FPGA, ושני הזוגות האחרים מחוברים באופן דיפרנציאלי לערוצי הכניסה האנלוגיים העזר (ערוץ אנלוגי 0 וערוץ אנלוגי 9). איור 3-11-1 מציג מסנן אנטי-aliasing המיועד לשלוש כניסות XADC דיפרנציאליות.

איור 3-11-1: סכמטי של מסנן נגד כינוי

www.alinx.com

52 /

ARTIX-7 FPGA פיתוח לוח AX7203 מדריך למשתמש

איור 3-11-2: סכמטי מחבר XADC

איור 3-11-3: מחבר XADC בלוח המוביל

הקצאת סיכות XADC

ממשק XADC

קלט FPGA Pin ampליטוד

תֵאוּר

12 56 910

VP_0 : L10 VN_0 : M9 AD9P : J15 AD9N : H15 AD0P : H13 AD0N : G13

ערוץ קלט XADC ספציפי לשיא לשיא 1V FPGA

שיא לשיא 1V שיא לשיא 1V

ערוץ קלט XADC 9 בעזרת FPGA (יכול לשמש כ-IO רגיל)
ערוץ קלט XADC 0 בעזרת FPGA (יכול לשמש כ-IO רגיל)

חלק 3.12: מפתחות
לוח הספק AX7203 FPGA מכיל שני מפתחות משתמש KEY1~KEY2. כל המפתחות מחוברים ל-IO הרגיל של ה-FPGA. המפתח פעיל נמוך. כאשר מקש נלחץ, נפח כניסת ה-IOtage של FPGA נמוך. כאשר לא לוחצים על מקש, נפח כניסת ה-IOtage של FPGA גבוה. המעגל של חלק המפתח מוצג באיור 3-12-1.

www.alinx.com

53 /

ARTIX-7 FPGA פיתוח לוח AX7203 מדריך למשתמש

איור 3-12-1: סכמטי מפתח

איור 3-13-2: שני מקשים על לוח ה-Crier

מקשים הסיכה
שם נטו KEY1 KEY2

FPGA PIN J21 E13

חלק 3.13: תאורת לד
ישנם שבעה נוריות LED אדומות בלוח הספק AX7203 FPGA, אחד מהם הוא מחוון המתח (PWR), שניים הם מחווני הקבלה והשידור של נתונים USB Uart, וארבעה הם נורות LED למשתמשים (LED1~LED4). כאשר הלוח מופעל, מחוון ההפעלה יידלק; משתמש LED1~LED4 מחוברים ל-IO הרגיל של ה-FPGA. כאשר ה-IO כרךtage המחובר ל-LED של המשתמש מוגדר ברמה נמוכה, נורית המשתמש נדלקת. כאשר ה-IO המחובר כרךtage מוגדר כרמה גבוהה, נורית המשתמש תכבה. ה

www.alinx.com

54 /

ARTIX-7 FPGA פיתוח לוח AX7203 מדריך למשתמש
תרשים סכמטי של חיבור החומרה של נוריות המשתמש מוצג באיור 3-13-1.

איור 3-13-1: נוריות המשתמש סכמטיות

איור 3-13-2: נוריות המשתמש בלוח המוביל

הקצאת פינים של נורות LED למשתמש
שם האות LED1 LED2 LED3 LED4

FPGA PIN B13 C13 D14 D15

חלק 3.14: אספקת חשמל
כרך כניסת הכוחtage של לוח הפיתוח AX7203 FPGA הוא DC12V. לוח הפיתוח תומך גם במתח מממשק PCIe ותומך באספקת חשמל ישירה מאספקת הכוח של מארז ATX (12V).

www.alinx.com

55 /

ARTIX-7 FPGA פיתוח לוח AX7203 מדריך למשתמש
איור 3-14-1: שיטת אספקת חשמל עבור לוח FPGA AX7203 לוח הספק FPGA ממיר את +12V voltage לתוך +5V, +3.3V, +1.8V ו-+1.2V אספקת חשמל ארבע כיוונית דרך שבב אספקת החשמל DC/DC בעל 4 ערוצים MP1482. בנוסף, ספק הכוח של +5V בלוח הספק FPGA מספק חשמל ללוח הליבה של AC7100B FPGA דרך מחבר בין-לוח. עיצוב ספק הכוח בהרחבה מוצג באיור 3-14-2.

איור 3-14-2: סכימה של ספק כוח על לוח ה-Carrier

www.alinx.com

56 /

לוח פיתוח ARTIX-7 FPGA AX7203 מדריך למשתמש איור 3-14-3: מעגל אספקת חשמל בלוח המוביל

www.alinx.com

57 /

מסמכים / משאבים

לוח פיתוח ALINX AX7203 FPGA [pdfמדריך למשתמש
AX7203 FPGA Development Board, AX7203, FPGA Development Board, Board Development, Board

הפניות

מדריך למשתמש

לוח פיתוח AX7203 FPGA

מידע על המוצר

ARTIX-7 FPGA פיתוח לוח AX7203 מדריך למשתמש

חלק 1: מבוא לוח פיתוח FPGA

חלק 2: מבוא לוח הליבה AC7200

הוראות שימוש במוצר

מסמכים / משאבים

הפניות

השאר תגובה

בטל תשובה